KR20050052007A - 듀얼 측벽산화막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

듀얼 측벽산화막을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 셀영역의 트렌치 매립을 용이하게 진행하면서도 주변영역에 형성된 얇은 두께의 측벽산화막으로 인해 초래되는 PMOS 소자의 누설전류를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 셀영역에 형성된 좁은 폭의 제1트렌치 측벽에는 두께가 얇은 질소이온이 주입된 측벽산화막을 형성하고, 주변영역에 형성된 넓은 폭의 제2트렌치 측벽에는 두께가 두꺼운 측벽산화막을 형성하므로써, 셀영역에서는 고밀도플라즈마산화막의 매립이 용이한 효과가 있으며, 아울러 주변영역에서는 측벽산화막의 두께를 두껍게 하므로 측벽산화막과 라이너질화막간 계면에서 유발되는 전하트랩에 의한 PMOS 소자의 누설전류를 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

듀얼 측벽산화막을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH DUAL WALL OXIDE AND METHOD FOR MAKING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1a 및 도 1b를 참조하여 설명하기로 한다.
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 소자분리영역을 노출시키기 위한 다층 패드(12)를 형성한다. 이때, 반도체 기판(11)은 셀영역(cell area)과 주변영역(peripheral area)으로 구분되며, 다층 패드(12)는 패드산화막(12a)과 패드질화막(12b)의 적층막이 이용될 수 있다.
이어서, 다층 패드(12)를 식각마스크로 이용하여 노출된 반도체 기판(11)을 설정된 깊이로 식각하여 반도체 기판(11) 내에 트렌치(13)를 형성한다. 한편, 트렌치(13)를 형성하기 위한 식각 공정은 예를 들어, 플라즈마 가스를 이용한 건식식각 방식이 이용된다. 이때, 트렌치(13)를 형성하기 위한 건식 식각 공정으로 인하여, 트렌치(13)의 측벽에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(13)의 측벽을 열산화시켜 측벽산화막(14)을 형성하고 있다.
다음으로, 측벽산화막(14)을 포함한 다층 패드(12) 상에 라이너질화막(liner nitride, 15)과 라이너산화막(liner oxide, 16)를 형성한다. 계속해서, 트렌치(13)들이 충분히 매립되어질 수 있도록, 반도체 기판(11) 상부에 절연물 예를 들어, 고밀도플라즈마 산화막(high density plasma oxide, 17)을 증착한다. 이어서, 고밀도 플라즈마 산화막(17), 라이너질화막(15) 및 라이너산화막(16)을 다층패드(12)의 표면이 노출되도록 화학적기계적연마(chemical mechanical polishing; CMP)하여, 트렌치(13)내에 고밀도 플라즈마 산화막(17)을 매립시킨다. 이에 따라, 라이너들(15, 16)을 포함하는 STI 구조의 소자분리막(100, 101)이 셀영역과 주변영역에 형성된다.
도 1b에 도시된 바와 같이, 소자분리막(100, 101)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 다층패드(12)를 제거한다. 먼저, 패드질화막(12b)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(12a)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
상술한 종래 기술에서는 셀영역과 주변영역 모두 트렌치(13)의 측벽과 바닥의 실리콘기판(11)을 보호하기 위해서 라이너질화막(15)을 사용하고 있다. 이러한 라이너질화막(15)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 소자분리막(100, 101)에서 반도체 기판(11)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시 특성이 향상되는 것으로 알려져 있다.
그러나, 디자인룰이 계속 감소되면서 셀영역의 트렌치 매립이 어려워지는 문제가 발생하고, 이를 해결하기 위해 트렌치 측벽에 형성되는 측벽산화막의 두께를 감소시키는 방법이 제안되었다.
하지만, 측벽산화막의 두께가 감소되면서 주변영역에 형성되는 PMOS 소자의 특성이 열화되는 또다른 문제가 발생하였다. 즉, 측벽산화막과 질화막라이너 사이의 계면에 트랩전하(Trap charge)가 형성되어 양이온을 트렌치의 측벽에 축적시키며, 결국 PMOS 소자의 소스/드레인에서의 누설전류 특성을 악화시킨다.
도 2는 종래 기술에 따른 소자분리막 주변에서의 PMOS 소자의 누설전류 경로를 나타낸 도면으로서, 이해를 돕기 위해 확대한 도면이다.
도 2에 도시된 바와 같이, 일반적으로 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트산화막(18)으로 튀어오르거나, 측벽산화막(14)을 관통하여 소자분리막(101)에 침투하기 쉽다. 여기서, 소자분리막(101)에 침투되는 핫 캐리어들은 대부분 음이온(electron)으로서, 소자분리막(101)내의 라이너질화막(15)과 측벽산화막(14)의 계면에 쉽게 트랩된다. 이때, 측벽산화막(14)의 두께가 상술한 바와 같이 매우 얇은 막이므로 음이온들은 매우 조밀하게 트랩된다. 이와같이 소자분리막(101)의 가장자리에 음이온들이 밀집되면, 트랜지스터들이 형성되는 반도체 기판(11)의 양이온들이 소자분리막(101)의 외주면에 유기된다. 이때, 음이온들이 라이너질화막(15)과 측벽산화막(14)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11) 내의 양이온들도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막(101)의 외주면에 밀집된 양이온이 소자분리막(101)을 사이에 두고 분리된 접합영역(S, D)간을 연결시키는 전류패스(I)로 작용한다. 이로 인하여, 소자분리막(101)에 의하여 소자 분리되었다고 하더라도 인접하는 트랜지스터 사이에는 대기전류(standby current) 또는 자기리프레시전류(Self refresh current)와 같은 누설 전류가 발생되어, 트랜지스터 특성이 열화된다. 여기서, 미설명 도면 부호 'G'은 트랜지스터의 게이트전극을 나타낸다.
위와 같이, 질화막라이너를 사용하는 STI 구조에서는 트렌치 매립을 양호하게 진행하려면 측벽산화막의 두께를 감소시켜야 하지만, PMOS 소자특성의 열화를 방지하려면 측벽산화막의 두께를 증가시켜야 한다는 서로 상반되는 문제점이 발생되었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역의 트렌치 매립을 용이하게 진행하면서도 주변영역에 형성된 얇은 두께의 측벽산화막으로 인해 초래되는 PMOS 소자의 누설전류를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 셀영역과 주변 영역을 포함하는 반도체 기판, 상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치, 상기 주변영역의 상기 반도체 기판 내에 형성되며 상기 제1트렌치에 비해 폭이 넓은 제2트렌치, 상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 라이너산화막 및 상기 라이너산화막 표면 상에 상기 제1트렌치가 매립되도록 형성된 고밀도플라즈마산화막으로 이루어진 제1소자분리막, 및 상기 제2트렌치 내측 표면에 형성되며 상기 제1측벽산화막에 비해 두꺼운 제2측벽산화막, 상기 제2측벽산화막 표면에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 라이너산화막 및 상기 라이너산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 고밀도플라즈마산화막으로 이루어진 제2소자분리막을 포함하는 것을 특징으로 하며, 상기 제1측벽산화막은 질소이온이 주입된 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역에 제1트렌치를 형성함과 동시에 상기 주변영역에 제2트렌치를 형성하는 단계, 1차 측벽산화공정을 통해 상기 제1,2트렌치의 내측 표면에 각각 측벽산화막을 형성하는 단계, 상기 제1트렌치에 형성된 측벽산화막에 산화억제용 이온을 주입하는 단계, 2차 측벽산화 공정을 통해 상기 제2트렌치에 형성된 측벽산화막의 두께를 증가시키는 단계, 상기 반도체 기판의 전면에 라이너질화막과 라이너산화막을 차례로 형성하는 단계, 상기 제1,2트렌치의 내부가 충분히 매립되도록 고밀도플라즈마산화막을 형성하는 단계, 및 상기 고밀도플라즈마산화막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 산화억제용 이온을 주입하는 단계는 상기 1차 측벽산화공정이 완료된 상기 반도체 기판 상부에 감광막을 도포하는 단계, 노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변영역을 덮는 감광막패턴을 형성하는 단계, 및 상기 감광막패턴을 이온주입마스크로 이용하여 상기 산화억제용 이온으로 질소이온을 주입하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 3을 참조하면, 메모리소자가 형성될 셀영역과 그 밖의 회로소자가 형성될 주변영역을 포함하는 반도체 기판(21), 반도체 기판(21) 내에 형성되고 셀영역내에 형성되는 소자들간을 분리하는 제1소자분리막(200)과 주변영역내에 형성되는 소자들간을 분리하는 제2소자분리막(201)을 포함한다.
각 소자분리막에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(200)은, 소자 사이의 반도체 기판(21) 내에 형성된 제1트렌치(24a) 내측 표면에 형성되는 두께가 얇은 제1측벽산화막(25a), 제1측벽산화막(25a) 표면에 형성되는 라이너질화막(26), 라이너질화막(26) 표면 상에 형성되는 라이너산화막(27), 그리고 라이너산화막(27) 상에 제1트렌치(24a)가 매립되도록 형성되는 고밀도플라즈마산화막(28)으로 구성된다.
그리고, 주변영역에서 소자들간을 분리하는 제2소자분리막(201)은 인접한 트랜지스터 사이의 반도체 기판(21) 내에 형성된 제2트렌치(24b) 내측 표면에 형성되며 두께가 두꺼운 제2측벽산화막(25b), 및 제2측벽산화막(25b) 표면 상에 형성된 라이너질화막(26)과 라이너산화막(27), 라이너산화막(27) 상에 제2트렌치(24b)가 매립되도록 형성되는 고밀도플라즈마산화막(28)으로 구성된다.
도 3에서, 제1측벽산화막(25a)과 제2측벽산화막(25b)은 그 두께가 서로 다른데, 셀영역에 형성된 제1측벽산화막(25a)이 주변영역에 형성된 제2측벽산화막(25b)에 비해 두께가 얇다. 여기서, 제1측벽산화막(25a)에는 산화를 억제하는 질소이온이 주입되어 있다. 바람직하게, 제1측벽산화막(25a)은 30Å∼100Å 두께이고, 제2측벽산화막(25b)은 60Å∼200Å 두께이다.
그리고, 라이너질화막(26)은 실리콘으로 된 반도체 기판(21)과 고밀도플라즈마산화막(28) 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 또한 활성영역에 발생되는 디펙트들이 제1,2트렌치(24a, 24b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
그리고, 라이너산화막(27)은 고밀도플라즈마산화막(28)의 증착시 발생하는 플라즈마데미지(plasma damage)와 산소 가스에 의한 라이너질화막(26)의 식각 및 산화를 방지하는 버퍼층 역할을 한다.
도 4a 내지 도 4e는 도 3에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a) 및 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(24b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 좁을 것이다. 한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 제1트렌치(24a) 및 제2 트렌치(24b) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 제1트렌치(24a) 및 제2트렌치 (24b)의 측벽을 열산화하여 제1,2트렌치(24a, 24b) 내부에 측벽산화막(25)을 형성한다. 여기서, 측벽산화막(25)은 30Å∼100Å 두께로 형성되며, 후속 추가로 측벽산화 공정을 진행하므로 설명의 편의상 1차 측벽산화공정이라고 한다.
도 4b에 도시된 바와 같이, 공지의 포토리소그라피 공정에 의하여 셀 영역을 오픈시키고 주변영역을 덮는 감광막패턴(26)을 형성한다. 이에 따라, 셀영역이 노출된다. 그 후, 노출된 셀영역에 대해 질소 이온(Nitrogen ion)의 이온주입공정을 진행하여 셀영역에 형성된 측벽산화막(25)에 질소를 주입한다. 이하, 질소가 주입된 측벽산화막을 제1측벽산화막(25a)이라고 약칭하기로 하며, 질소이온은 후속 2차 측벽산화공정시에 제1측벽산화막(25a)이 산화되는 것을 억제하는 산화억제용 이온이다.
도 4c에 도시된 바와 같이, 감광막패턴(26)을 공지의 방식으로 제거한다. 그 다음, 다시 열산화법을 이용하여 2차 측벽산화 공정을 진행한다. 이때, 셀영역에 형성된 제1측벽산화막(25a)은 산화를 억제하는 질소가 이온주입되어 있으므로 2차 측벽산화 공정시 추가로 산화가 진행되지 않고, 주변영역에 형성된 측벽산화막(25)은 2차 측벽산화 공정에 의해 추가로 산화가 진행된다. 이하, 2차 측벽산화공정에 의해 형성되는 주변영역의 측벽산화막을 제2측벽산화막(25b)이라고 약칭하기로 한다.
위와 같이, 주변영역에서 형성되는 제2측벽산화막(25b)은 1차 측벽산화공정에 의해 형성된 측벽산화막(25) 위에 추가로 성장하는 것이므로 그 두께가 두꺼운 측벽산화막이 된다. 바람직하게, 제2측벽산화막(25b)의 두께는 60Å∼200Å이다.
전술한 바와 같은 일련의 1,2차 측벽산화 공정에 의해 셀영역에서는 얇은 제1측벽산화막(25a)이 형성되고, 주변영역에서는 두꺼운 제2측벽산화막(25b)이 형성되는 바, 본 발명은 듀얼 측벽산화막(Dual wall oxide) 구조가 형성된다.
도 4d에 도시된 바와 같이, 제1,2측벽산화막(25a,25b)이 형성된 반도체 기판(21) 상부에 화학기상증착법(CVD)을 이용하여 라이너질화막(26)과 라이너산화막(27)을 차례대로 형성한다.
여기서, 라이너질화막(26)은 실리콘으로 된 반도체 기판(21)과 이후 제1,2트렌치(24a, 24b) 내부에 매립되어질 고밀도플라즈마산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트(defect)가 제1,2트렌치(24a, 24b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 20Å∼100Å의 두께로 형성된다.
그리고, 라이너산화막(27)은 후속 공정으로 트렌치를 매립하기 위해 진행되는 고밀도플라즈마산화막(HDP Oxide)의 증착시 발생하는 플라즈마데미지(plasma damage)와 산소 가스에 의한 라이너질화막(26)의 식각 및 산화를 방지하는 버퍼층 역할을 한다. 이때, 라이너산화막(27)은 20Å∼100Å의 두께로 형성된다.
다음으로, 반도체 기판(21) 상부에 제1,2트렌치(24a, 24b)가 충분히 매립되도록 6000Å∼10000Å의 두께로 고밀도플라즈마산화막(28)을 형성한다. 이때, 고밀도플라즈마산화막(28)은 실리콘소스와 산소가스를 이용한 플라즈마증착법, 바람직하게는 플라즈마를 이용한 화학기상증착법(CVD)을 이용한다.
여기서, 폭이 좁은 제1트렌치(24a)가 형성된 셀영역에서는 얇은 두께의 제1측벽산화막(25a)이 형성되어 있으므로 고밀도플라즈마산화막(28)의 매립이 용이하고, 폭이 넓은 제2트렌치(24b)가 형성된 주변영역에서는 비록 제2측벽산화막(25b)의 두께가 두껍다고 하더라도 제2트렌치(24b)의 폭이 넓기 때문에 매립이 용이하다.
도 4e에 도시된 바와 같이, 고밀도플라즈마산화막(28)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(24a, 24b) 내에 고밀도플라즈마산화막(28)이 매립되어 제1소자분리막(200) 및 제2소자분리막(201)이 완성된다.
후속 공정으로, 제1,2소자분리막(200, 201)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
전술한 실시예에 따르면, 셀영역에서는 제1측벽산화막(25a)의 두께가 매우 얇기 때문에 좁은 폭을 갖는 제1트렌치(24a)에 대한 고밀도플라즈마산화막(28)의 매립 공정이 용이하고, 주변영역에서는 제2측벽산화막(25b)의 두께가 두껍기 때문에 제2측벽산화막(25b)과 라이너질화막(26)간 계면의 전하트랩에 의하여 유발되는 PMOS 소자의 누설전류발생이 방지된다는 두가지 효과를 동시에 얻을 수 있다.
결국, 본 발명은 PMOS 소자가 형성되지 않는 셀영역에서는 트렌치 매립에 용이하도록 측벽산화막의 두께를 감소시키고, 트렌치 매립이 용이한 주변영역에서는 PMOS 소자의 특성을 향상시키도록 측벽산화막의 두께를 증가시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀영역에서는 측벽산화막의 두께는 얇게 하여 고밀도플라즈마산화막의 매립이 용이한 효과가 있으며, 아울러 주변영역에서는 측벽산화막의 두께를 두껍게 하여 측벽산화막과 라이너질화막간 계면에서 유발되는 전하트랩에 의한 PMOS 소자의 누설전류를 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2는 종래 기술에 따른 소자분리막 주변에서의 PMOS 소자의 누설전류 경로를 나타낸 도면,
도 3은 본 발명의 실시예에 따른 STI 구조를 갖는 반도체 소자를 도시한 구조 단면도,
도 4a 내지 도 4e는 도 3에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 24a, 24b : 제1,2트렌치
25a : 제1측벽산화막 25b : 제2측벽산화막
26 : 라이너질화막 27 : 라이너산화막
28 : 고밀도플라즈마산화막
200, 201 : 제1,2소자분리막

Claims (9)

  1. 셀영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치;
    상기 주변영역의 상기 반도체 기판 내에 형성되며 상기 제1트렌치에 비해 폭이 넓은 제2트렌치;
    상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 라이너산화막 및 상기 라이너산화막 표면 상에 상기 제1트렌치가 매립되도록 형성된 고밀도플라즈마산화막으로 이루어진 제1소자분리막; 및
    상기 제2트렌치 내측 표면에 형성되며 상기 제1측벽산화막에 비해 두꺼운 제2측벽산화막, 상기 제2측벽산화막 표면에 형성된 라이너질화막, 상기 라이너질화막 상에 형성된 라이너산화막 및 상기 라이너산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 고밀도플라즈마산화막으로 이루어진 제2소자분리막
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1측벽산화막은,
    질소이온이 주입된 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1측벽산화막의 두께는 30Å∼100Å이고, 상기 제2측벽산화막의 두께는 60Å∼200Å인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 주변영역은 PMOS 트랜지스터들이 형성될 영역을 포함하고, 상기 제2소자분리막은 상기 PMOS 트랜지스터 사이를 분리하는 소자분리막인 것을 특징으로 하는 반도체 소자.
  5. 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역에 제1트렌치를 형성함과 동시에 상기 주변영역에 제2트렌치를 형성하는 단계;
    1차 측벽산화공정을 통해 상기 제1,2트렌치의 내측 표면에 각각 측벽산화막을 형성하는 단계;
    상기 제1트렌치에 형성된 측벽산화막에 산화억제용 이온을 주입하는 단계;
    2차 측벽산화 공정을 통해 상기 제2트렌치에 형성된 측벽산화막의 두께를 증가시키는 단계;
    상기 반도체 기판의 전면에 라이너질화막과 라이너산화막을 차례로 형성하는 단계;
    상기 제1,2트렌치의 내부가 충분히 매립되도록 고밀도플라즈마산화막을 형성하는 단계; 및
    상기 고밀도플라즈마산화막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 산화억제용 이온을 주입하는 단계는,
    상기 1차 측벽산화공정이 완료된 상기 반도체 기판 상부에 감광막을 도포하는 단계;
    노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변영역을 덮는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 이온주입마스크로 이용하여 상기 산화억제용 이온으로 질소이온을 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제5항에 있어서,
    상기 1차 측벽산화 공정시,
    상기 측벽산화막은 30Å∼100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제5항에 있어서,
    상기 2차 측벽산화 공정후에,
    상기 측벽산화막은 60Å∼200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제5항에 있어서,
    상기 제2트렌치는 상기 제1트렌치에 비해 넓은 폭으로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
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