KR20030055997A - 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그형성방법 - Google Patents

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Abstract

P-FET 영역의 누설 전류를 감소시키면서, P-FET의 특성을 확보시킬 수 있는 STI를 갖는 반도체 장치 및 그 형성방법을 개시한다. 개시된 본 발명은, 액티브 영역을 한정하는 다수개의 트렌치를 갖는 반도체 기판과, 상기 다수의 트렌치의 내측 표면에 형성되는 측벽 산화막과, 상기 측벽 산화막의 표면에 형성되는 라이너, 및 상기 라이너 표면에 상기 트렌치를 매립시키는 매립용 절연막을 포함하며, 상기 라이너는 상기 반도체 기판 표면으로 부터 소정 깊이 이격된 점을 시점으로 하여 트렌치의 내측 표면을 따라 형성되는 것을 특징으로 한다.

Description

얕은 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그 형성방법{Semiconductor device having shallow trench isolation(STI) structure and method for forming the same}
본 발명은 반도체 장치의 소자 분리막 구조를 갖는 반도체 장치 및 그 형성방법에 관한 것으로, 보다 구체적으로는 라이너(liner)를 갖는 반도체 장치의 얕은 트렌치 아이솔레이션(shallow trench isolation:이하, STI) 구조, 이러한 STI를 갖는 반도체 장치 및 그 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 장치의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 장치에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 디바이스의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅(bird's beak)이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 소자 분리막이 널리 채용되고 있으며, 도 1을 통하여, 종래의 반도체 장치의 STI막 형성방법을 설명하도록 한다.
도 1을 참조하여 살펴보면, 반도체 기판(10)의 상부에 소자 분리 영역을 노출시키기 위한 차단 패턴(도시되지 않음)을 형성한다. 이때, 반도체 기판(10)은 셀 영역(cell area), 코어 영역(core area) 및 주변 영역(peripheral area)으로 구분되어질 것이며, 차단 패턴은 산화막과 실리콘 질화막의 적층막이 이용될 수 있다. 차단 패턴을 마스크로 이용하여, 노출된 반도체 기판(10)을 정하여진 깊이로 식각한다. 이에따라, 반도체 기판(10)내에 트렌치(t1,t2)가 형성된다. 여기서, t1은 예를들어, 셀 영역에 형성되는 트렌치이고, t2는 코어 영역 및 주변 영역에 형성되는 트렌치일 수 있다. 여기서, 트렌치(t1,t2)를 형성하기 위한 식각 공정은 예를들어, 플라즈마 가스를 이용한 건식 식각 방식으로 진행된다.
이때, 트렌치(t1,t2)를 형성하기 위한 건식 식각 공정에 의하여, 트렌치(t1,t2) 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 종래에는 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(t1,t2) 내측 표면을 열산화하여, 측벽 산화막(12)을 형성하고 있다. 이때, 측벽 산화막(12) 50 내지 100Å이하의 박막으로 형성된다. 또한, 측벽 산화막(12)의 형성으로, 트렌치(t1,t2) 모서리 부분에 발생되는 첨점이 제거된다.
그후, 측벽 산화막(12) 표면에 실리콘 질화막 라이너(liner:14)를 형성한다. 이때, 실리콘 질화막 라이너(14)는 알려진 바와 같이, 소자 분리 공정후 발생하는 추가적인 열산화로 인하여 트렌치 측벽도 산화되어, 늘어나는 부피에 의한 기판 결함이 발생이 없도록 산화를 차단하는 역할 및 트렌치(t1,t2)의 하부 모서리 부분에 산소 소스의 반응 작용으로 인한 피팅 결함을 방지하는 역할을 한다. 그후, 트렌치(t1,t2)가 충분히 매립되어질 수 있도록, 반도체 기판(10) 결과물 상부에 절연물 예를들어, 고밀도 플라즈마(high density plasma:이하, HDP) 절연막을 증착한다. 이어서, 고밀도 플라즈마 절연막과 차단 패턴을 반도체 기판(10)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing:이하 CMP)하여, 트렌치(t1,t2)내에 HDP 절연막을 매립시킨다. 이에따라, STI막(16)이 완성된다.
그러나, 종래의 STI는 다음과 같은 문제점을 갖는다.
일반적으로, 도 2a 및 도 2b를 참조하여, 고집적 반도체 모스 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트 산화막(22)으로 튀어오르거나, 측벽 산화막(12)을 관통하여 STI막(16)에 침투하기 쉽다. 여기서, STI막(16)에 침투되는 핫 캐리어들은 대부분 음전하(negative charge) 즉, 전자(30)로서, STI막(16)내의 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 쉽게 트랩된다. 이때, 측벽 산화막(12)의 두께가 상술한 바와 같이 매우 박막이므로 전자(30)들은 매우 조밀하게 트랩된다. 이와같이 STI막(16)의 가장자리에 전자들(30)이 밀집되면, 모스 트랜지스터들이 형성되는 반도체 기판(10)의 양전하(positive charge) 즉, 홀(hole:32)들이 STI막(16)의 외주에 유기된다. 이때, 전자들(30)이 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(10)내의 홀(32)들도 이와 대응하도록 매우 조밀하게 모이게 된다.
여기서, N-FET(N-channel field effect transistor)은, 도 2a에 도시된 바와 같이 주 캐리어(majority carrier)가 전자(30)이므로, 비록, STI막(16)의 외주에 홀(32)들이 밀집되어 있더라도, 전자들(30)이 주 캐리어로 작용하는 n형 접합 영역(26a,26b) 사이에 패스가 형성되지 않는다.
하지만, P-FET(P-channel field effect transistor)은 공지된 바와 같이, 주 캐리어가 홀(32)이므로, 도 2b에 도시된 바와 같이, STI막(16)의 외주에 밀집,배열된 홀들(32)이 STI막(16)을 사이에 두고 분리된 p형 접합 영역(28a,28b)간을 연결시키는 전류 패스(I)로 작용한다. 이로 인하여, STI막(16)에 의하여 소자 분리되었어도, 인접하는 P-FET 사이에는 진행성 스탠바이 커런트와 같은 누설 전류가 발생되어, P-FET 특성이 열화된다. 여기서, 미설명 도면 부호 24는 모스펫(MOSFET)의 게이트 전극을 나타낸다.
더욱이, STI막(16)과 액티브 영역의 계면(이하, 경계면이라 칭함)에 위치되는 P-FET의 경우는 박막의 측벽 산화막(12)을 사이에 두고 P-FET의 채널 영역(도시되지 않음)과 전자들이 트랩된 실리콘 질화막 라이너(14)가 대치된다. 그러므로, 실리콘 질화막 라이너(14)에 트랩된 전자에 의하여, 경계면에 위치하는 P-FET의 채널 영역에 쉽게 홀이 유기되고, P-FET의 턴온(turn-on)시에 유기된 홀들이 턴온시에(turn-off)시켰을때, 쉽게 제거되지 않고 잔류하게 된다. 이로 인하여, 경계면에 형성되는 P-FET의 채널 길이가 점진적으로 감소되어, 문턱 전압 및 항복 전압이 변화된다. 따라서, P-FET의 특성이 변화된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 P-FET 영역의 누설 전류를 감소시키면서, P-FET의 특성을 확보시킬 수 있는 반도체 장치의 STI를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 STI를 갖는 반도체 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 STI의 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 STI를 갖는 반도체 장치의 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법을 설명하기 위한 단면도이다.
도 2a는 종래의 N-FET 한정용 트렌치를 나타낸 단면도이다.
도 2b는 종래의 P-FET 한정용 트렌치를 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 STI 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 다른 실시예를 설명하기 위한 반도체 장치의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 104 - 라이너
125 - 게이트 전극 구조물 136 - 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치의 얕은 트렌치 아이솔레이션 구조는, 액티브 영역을 한정하는 다수개의 트렌치를 갖는 반도체 기판과, 상기 다수의 트렌치의 내측 표면에 형성되는 측벽 산화막과, 상기 측벽 산화막의 표면에 형성되는 라이너, 및 상기 라이너 표면에 상기 트렌치를 매립시키는 매립용 절연막을 포함하며, 상기 라이너는 상기 반도체 기판 표면으로 부터 소정 깊이 이격된 점을 시점으로 하여 트렌치의 내측 표면을 따라 형성되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, P-FET이 형성될 액티브 영역을 한정하는 트렌치를 갖는 반도체 기판과, 상기 다수의 트렌치의 내측 표면에 형성되는 측벽 산화막과, 상기 측벽 산화막의 표면에 형성되는 라이너와, 상기 라이너 표면에 상기 트렌치를 매립시키는 매립용 절연막과, 상기 액티브 영역상의 소정 부분에 형성되는 게이트 전극, 및 상기 게이트 전극 양측의 반도체 기판에 형성되는 접합 영역을 포함하며, 상기 라이너는 상기 접합 영역의 저면 이하의 점을 시점으로 하여 트렌치의 내측 표면을 따라 형성되고, 상기 라이너의 시점의 측부에는 P-FET이 형성된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법은, 반도체 기판에 트렌치를 형성한다. 다음, 상기 트렌치 내측 표면에 측벽 산화막을 형성하고, 상기 측벽 산화막 표면에 라이너를 형성한다. 이어서, 라이너 표면에 상기 트렌치를 매립되도록 매립용 절연막을 형성하고, 상기 노출된 라이너를 소정 깊이만큼 제거한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법은, 반도체 기판상에 N-FET 및 P-FET이 형성될 액티브 영역을 한정하도록 트렌치를 형성한다. 이어서, 상기 트렌치 내측 표면에 측벽 산화막을 형성한다음, 상기 측벽 산화막의 표면에 라이너를 형성하고, 상기 트렌치 내부에 절연막을 매립한다. 다음, 상기 반도체 기판의 소정 부분에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측벽에 실리콘 질화막을 포함하는 물질로 스페이서를 형성한다. 이어서, 상기 P-FET 예정 영역 및 인접하는 트렌치 부분이 노출되도록 포토레지스트 패턴을 형성한 후, 상기 노출된 P-FET 영역에 P타입 접합 영역을 형성한다. 다음, 상기 노출된 트렌치 내의 라이너를 소정 두께만큼 제거하고, 상기 포토레지스트 패턴을 제거한다음, 상기 N-FET의 접합 예정 영역에 N타입 접합 영역을 형성한다. 이어서, 상기 반도체 기판 결과물 상부에 층간 절연막을 형성하고, 상기 접합 영역과 콘택되도록 금속 배선을 형성한다.
여기서, 상기 게이트 전극 구조물은, 상기 반도체 기판 상부에 게이트 절연막, 게이트 전극층, 제 1 마스크막, 산화 스톱퍼층, 제 2 마스크막 및 난반사 방지막을 순차적으로 적층한다음, 상기 난반사 방지막, 제 2 마스크막, 산화 스톱퍼층, 제 1 마스크막 및 게이트 전극층을 소정 부분 패터닝하여 구성된다. 이때, 상기 제 1 및 제 2 마스크막 및 난반사 방지막은 실리콘 질화막을 포함하는 물질로 형성하고, 상기 산화 스톱퍼층은 산화막으로 형성한다. 아울러, 상기 라이너는 상기 반도체 기판 표면으로부터 50 내지 100Å 정도 제거하고, 이때 라이너는 실리콘 질화막으로 형성된다. 이러한 라이너는 인산 용액으로 제거하고, 라이너 제거시 상기 노출된 P-FET 영역의 난반사 방지막, 제 2 마스크막 및 스페이서가 동시에 제거된다.또한, 상기 금속 배선을 형성하는 단계는,상기 N타입 및 P타입의 접합 영역이 노출되도록 층간 절연막을 식각하고, 상기 노출된 접합 영역과 콘택되도록 금속 배선을 형성한다. 이때, 상기 N-FET의 금속 배선은 게이트 전극과의 사이에 스페이서 및 층간 절연막이 존재하고, P-FET의 금속 배선은 게이트 전극과의 사이에 층간 절연막만이 존재한다.
본 발명에 의하면, STI의 질화막 라이너를 기판 표면으로부터 접합 영역의 깊이 이상의 깊이만큼, 즉 STI의 양측 상부의 질화막 라이너를 제거한다. 이에따라, STI의 외주에 홀이 유기되더라도, STI 상부에는 라이너가 존재하지 않으므로 전류 패스가 차단되고, 액티브 영역 가장자리에 있어서도 STI의 상부에 라이너가 존재하지 않으므로 전자들이 트랩되지 않아, 채널에 홀이 유기되거나, 턴오프시에도 채널이 유지되어 있지 않게 된다. 따라서, P-FET에 누설 전류가 방지되고, P-FET의 채널 길이를 단축되는 문제점이 발생되지 않는다.
또한, STI의 하부 측벽 및 저면에는 질화막 라이너가 그대로 존재하므로, 이후 산화 공정시 피팅 및 스트레스등의 문제를 해결할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 STI 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(도시되지 않음)과 실리콘 질화막(도시되지 않음)을 순차적으로 적층한다. 여기서, 반도체 기판(100)은 소정의 불순물을 포함한 실리콘 기판으로, 예를들어, N-FET 및 메모리 소자가 형성될 셀 영역 및 P-FET이 요구되는 코어 영역 및 주변 영역으로 구분될 것이다. 그 다음, 반도체 기판(100)의 소자 분리 예정 영역이 노출되도록, 실리콘 질화막 및 패드 산화막을 공지의 포토리소그라피 공정을 이용하여 식각하여, 차단 패턴을 형성한다. 여기서, "소자 분리 예정 영역"은 셀 영역, 코어 영역 및 주변 영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다. 그후, 차단 패턴 즉, 패터닝된 실리콘 질화막 및 패드 산화막을 마스크로 하여, 반도체 기판(100)을 약 0.1 내지 1.5㎛의 깊이, 바람직하게는 0.24 내지 0.26㎛의 깊이로 건식 식각하여, 제 1 및 제 2 트렌치(t1,t2)를 형성한다. 제 1 및 제 2 트렌치(t1,t2)는 얕은(shallow) 트렌치이다. 여기서, 미설명 도면 부호 A1은 제 1 트렌치(t1)가 형성되는 영역으로, 메모리 소자 및 N-FET이 집중적으로 배치되는 셀 영역일 수 있다. 또한, A2는 제 2 트렌치(t2)가 형성되는 영역으로, 메모리 소자의 경우, 메모리 소자들 외의 소자가 형성되는 코어 영역 및 주변 영역 또는 P-FET가 형성될 영역일 수 있다.
제 1 및 제 2 트렌치(t1, t2) 내부에 발생된 격자 결함 및 데미지를 치유하면서 첨점 부위를 제거할 수 있도록, 제 1 및 제 2 트렌치(t1,t2) 내부에 측벽 산화막(102)을 형성한다. 측벽 산화막(102)은 바람직하게는 제 1 및 제 2 트렌치(t1,t2)의 내측 표면을 열산화하여 형성할 수 있다. 여기서, 트렌치(t1,t2)의 "내측 표면"은 트렌치(t1,t2)의 내벽부 및 바닥부를 나타낸다. 아울러, 측벽 산화막(102)은 20 내지 240Å 두께, 더욱 바람직하게는 반도체 디바이스의 고집적도를 감안하여 20 내지 50Å의 두께로 형성된다. 그후, 측벽 산화막(102)이 형성된 반도체 기판(100) 결과물 상부에 질화막 라이너(SiN liner:104)를 형성한다. 여기서, 질화막 라이너(104)는 알려진 바와 같이, 이후 트렌치 매립용 산화막 증착시 피팅(pitting)을 방지하기 위하여 측벽 산화막(102) 표면에 형성된다. 이러한 질화막 라이너(104)는 액티브 영역에 발생되는 디펙트들이 트렌치(t1,t2) 내부로 확산되는 것을 차단하는 역할을 하며, 예를들어, 50 내지 100Å의 두께로 형성된다. 질화막 라이너(104)가 형성된 반도체 기판(100) 상부에 매립용 산화막(106)이 형성된다. 매립용 산화막(106)은 예를들어 LPCVD(low pressuer chemical vaporedeposition) 방식에 의한 고온 산화막(High Temperature oxide:HTO)일 수 있다. 그후, 매립용 산화막(106), 질화막 라이너(104), 차단 패턴으로서의 실리콘 질화막(도시되지 않음) 및 패드 산화막(도시되지 않음)을 반도체 기판(100) 표면이 노출되도록 CMP하여, STI(110)를 형성한다. 다음, 반도체 기판(100) 표면을 세정 처리한다음, 반도체 기판(100) 표면에 열산화 방식에 의하여 게이트 산화막(112)을 형성한다.
다음, 도 3b에 도시된 바와 같이, 게이트 산화막(112) 상부에, 게이트 전극층(115), 제 1 마스크층(117), 산화 스톱퍼층(119), 제 2 마스크층(120) 및 난반사 방지막(122)을 순차적으로 형성한다. 이때, 종래에는 게이트 전극을 형성하기 위하여, 게이트 전극층, 마스크층 및 난반사 방지막을 형성하는데 반하여, 본 실시예에서는 마스크층 내부에 산화 스톱퍼층(119)을 개재한다. 이에따라, 마스크층은 제 1 마스크층(117)과 제 2 마스크층(120)으로 구분된다. 여기서, 게이트 전극층(115)은 예를들어, 불순물이 도핑된 폴리실리콘막일 수 있고, 제 1 및 제 2 마스크층(117,120)은 예를들어, 실리콘 질화막으로 형성될 수 있고, 산화 스톱퍼층(119)은 예를들어 실리콘 산화막일 수 있으며, 난반사 방지막(122)은 예를들어, 실리콘 질산화막 또는 실리콘 질산화막으로 형성될 수 있다. 그 다음, 난반사 방지막(122), 제 2 마스크막(120), 산화 스톱퍼층(119), 제 1 마스크막(117) 및 게이트 전극층(115)을 소정 부분 패터닝하여, 게이트 전극 구조물(125)을 형성한다. 이어서, 도면에서는 표시되지 않았지만, 게이트 전극 구조물 형성시 발생되는 데미지(damage)를 치유하고, 게이트 전극 구조물(125)과 반도체 기판(100) 표면과이루는 에지 부분을 완만하게 하여, 에지 부분에 전계가 집중되는 것을 방지하기 위하여, 결과물 표면에 GPOX(gate poly oxide)막을 형성한다. 그후, 게이트 전극 구조물(125) 양측의 반도체 기판(100)에 N타입의 저농도 불순물을 이온 주입하여, 저농도 불순물 영역(127)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 스페이서용 산화막 및 스페이서용 질화막을 순차적으로 증착한다음, 스페이서용 질화막 및 스페이서용 산화막을 비등방성 블랭킷 식각하여, 게이트 전극 구조물(125) 양측벽에 스페이서(129)를 형성한다.
다음, P-FET 예정 영역 및 인접하는 트렌치 부분이 노출되도록 반도체 기판(100) 상부에 포토레지스트 패턴(132)을 형성한다. 이어서, 노출된 P-FET 예정 영역에, P타입 고농도 불순물을 주입하여, P타입 접합 영역(134)을 형성한다. 이에따라, P-FET이 완성된다.
그후, P-FET을 한정하는 제 2 트렌치(t2)내의 질화막 라이너(104)를 소정 깊이만큼 제거한다. 이를 보다 구체적으로 설명하면, P-FET 주변의 질화막 라이너(104)는 P-FET의 누설 전류원이 되고, P-FET의 특성을 열화시킨다는 것은 상술한 종래 기술을 통하여 알 수 있다. 이에, 본 실시예에서는 이웃하는 P-FET 사이에 전류 패스가 형성되지 않으면서, P-FET의 채널이 감소하지 않도록, 질화막 라이너(106)를 소정 깊이만큼 식각한다. 그러면, STI의 외주에 홀이 유기되더라도, STI 상부에는 라이너가 존재하지 않으므로 전류 패스가 차단되고, 액티브 영역 가장자리에 있어서도 STI의 상부에 라이너가 존재하지 않으므로 전자들이 트랩되지 않아,채널에 홀이 유기되거나, 턴오프시에도 채널이 유지되지 않는다. 이때, 질화막 라이너(106)는 접합 영역(134)의 깊이 및 P-FET의 채널의 폭 보다는 약간 깊도록, 예를들어, 기판 표면으로 부터 50 내지 100Å 정도 식각한다. 여기서, 질화막 라이너(106)는 인산 용액(H3PO4)으로 식각한다. 이때, 질화막 라이너(106)의 식각으로, P-FET 중 질화막 성분으로 구성된 난반사 방지막(122), 제 2 마스크막(120) 및 스페이서(129)가 유실되며, 제 1 마스크막(117)은 산화 스톱퍼층(119)에 의하여 블록킹된다. 그후, 질화막 라이너(106)가 제거된 부분에 ALD(atomic layer deposition) 방식으로 산화막(136)이 매립된다.
그후, 도 3d에 도시된 바와 같이, P-FET의 게이트 전극층(115), 제 1 마스크막(117) 및 산화스톱퍼층(119) 측벽에 공지의 방식으로 스페이서(138)를 형성한다. 그리고 나서, 포토레지스트 패턴(132)을 공지의 방법으로 제거한 후, N-FET의 접합 예정 영역에 N 타입 고농도 불순물을 선택적으로 주입하여 N 타입 접합 영역(139)을 형성하여, N-FET을 완성한다. 이때, P-FET의 스페이서(138)를 형성하는 공정, 포토레지스트 패턴(132)을 제거하는 공정 및 N 타입 접합 영역(139)을 형성하는 공정은 경우에 따라 순서를 바꾸어 실시할 수 있다.
그후에, P-FET 및 N-FET이 형성된 반도체 기판(100) 결과물 상부에 박막의 에치 스톱퍼(140)를 증착한다음, 에치 스톱퍼(140) 상부에 층간 절연막(142)을 증착한다.
이어서, 도면에는 제시되지 않았지만, 접합 영역(134 또는 139)이 노출되도록 층간 절연막(142) 및 에치 스톱퍼(140)을 식각하여, 콘택홀을 형성한다음 금속배선을 형성한다.
이때, 도 4에 도시된 바와 같이, P-FET의 게이트 전극 구조물 측벽에 스페이서를 형성하지 않은 채로, 금속 배선(150)을 형성할 수 있다. 이러한 경우, 게이트 전극 구조물 측벽에 스페이서가 존재하지 않음으로 인하여, 스페이서의 선폭 만큼 콘택 예정 영역의 면적이 넓어지게 된다. 이에따라, 콘택 마진을 확보할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, STI의 양측 상부의 질화막 라이너를 기판 표면으로부터 소정 깊이 바람직하게는 접합 영역의 깊이 이상으로 식각한다. 이에따라, STI의 외주에 홀이 유기되더라도, STI 상부에는 라이너가 존재하지 않으므로 전류 패스가 차단되고, 액티브 영역 가장자리에 있어서도 STI의 상부에 라이너가 존재하지 않으므로 전자들이 트랩되지 않아, 채널에 홀이 유기되거나, 턴오프시에도 채널이 유지되어 있지 않게 된다. 따라서, P-FET에 누설 전류가 방지되고, P-FET의 채널 길이를 단축되는 문제점이 발생되지 않는다.
또한, STI의 하부 측벽 및 저면에는 질화막 라이너가 그대로 존재하므로, 이후 산화 공정시 피팅 및 스트레스등의 문제를 해결할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (20)

  1. 액티브 영역을 한정하는 다수개의 트렌치를 갖는 반도체 기판;
    상기 다수의 트렌치의 내측 표면에 형성되는 측벽 산화막;
    상기 측벽 산화막의 표면에 형성되는 라이너; 및
    상기 라이너 표면에 상기 트렌치를 매립시키는 매립용 절연막을 포함하며,
    상기 라이너는 상기 반도체 기판 표면으로 부터 소정 깊이 이격된 점을 시점으로 하여 트렌치의 내측 표면을 따라 형성되는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조.
  2. 제 1 항에 있어서,
    상기 라이너의 시점의 측부의 액티브 영역에는 P-FET이 형성되는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조.
  3. 제 2 항에 있어서,
    상기 라이너의 시점은 상기 P-FET의 접합 영역의 깊이 보다 더 깊은 위치에 위치하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조.
  4. 제 3 항에 있어서,
    상기 라이너의 시점은 상기 반도체 기판 표면으로부터 50 내지 100Å 사이에 위치되는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조.
  5. 제 1 항에 있어서,
    상기 라이너는 실리콘 질화막(SiN)으로 구성된 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조.
  6. P-FET이 형성될 액티브 영역을 한정하는 트렌치를 갖는 반도체 기판;
    상기 다수의 트렌치의 내측 표면에 형성되는 측벽 산화막;
    상기 측벽 산화막의 표면에 형성되는 라이너;
    상기 라이너 표면에 상기 트렌치를 매립시키는 매립용 절연막;
    상기 액티브 영역상의 소정 부분에 형성되는 게이트 전극; 및
    상기 게이트 전극 양측의 반도체 기판에 형성되는 접합 영역을 포함하며,
    상기 라이너는 상기 접합 영역의 저면 이하의 점을 시점으로 하여 트렌치의 내측 표면을 따라 형성되고,
    상기 라이너의 시점의 측부에는 P-FET이 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 라이너의 시점은 상기 반도체 기판 표면으로부터 50 내지 100Å 사이에 위치되는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 게이트 전극은 게이트 전극용 도전층 및 마스크층을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 게이트 전극과 소정 간격을 두면서 상기 접합 영역과 콘택되는 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내측 표면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 표면에 라이너를 형성하는 단계;
    상기 라이너 표면에 상기 트렌치를 매립되도록 매립용 절연막을 형성하는 단계; 및
    상기 노출된 라이너를 소정 깊이만큼 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조의 형성방법.
  11. 제 10 항에 있어서,
    상기 라이너는 상기 반도체 기판 표면으로부터 50 내지 100Å 정도 제거하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조의 형성방법.
  12. 제 10 항에 있어서,
    상기 라이너는 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 장치의 얕은 트렌치 아이솔레이션 구조의 형성방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 라이너는 인산 용액(H3PO4)으로 제거하는 것을 특징으로 반도체 장치의 얕은 트렌치 아이솔레이션 구조의 형성방법.
  14. 반도체 기판상에 N-FET 및 P-FET이 형성될 액티브 영역을 한정하도록 트렌치를 형성하는 단계;
    상기 트렌치 내측 표면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막의 표면에 라이너를 형성하는 단계;
    상기 트렌치 내부에 절연막을 매립하는 단계;
    상기 반도체 기판의 소정 부분에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 양측벽에 실리콘 질화막을 포함하는 물질로 스페이서를 형성하는 단계;
    상기 P-FET 예정 영역 및 인접하는 트렌치 부분이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 P-FET 영역에 P타입 접합 영역을 형성하는 단계;
    상기 노출된 트렌치 내의 라이너를 소정 두께만큼 제거하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 N-FET의 접합 예정 영역에 N타입 접합 영역을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계; 및
    상기 접합 영역과 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극 구조물을 형성하는 단계는,
    상기 반도체 기판 상부에 게이트 절연막, 게이트 전극층, 제 1 마스크막, 산화 스톱퍼층, 제 2 마스크막 및 난반사 방지막을 순차적으로 적층하는 단계;
    상기 난반사 방지막, 제 2 마스크막, 산화 스톱퍼층, 제 1 마스크막 및 게이트 전극층을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 마스크막 및 난반사 방지막은 실리콘 질화막을 포함하는 물질로 형성하고, 상기 산화 스톱퍼층은 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 형성방법.
  17. 제 14 항에 있어서,
    상기 라이너는 상기 반도체 기판 표면으로부터 50 내지 100Å 정도 제거하는것을 특징으로 하는 반도체 장치의 형성방법.
  18. 제 14 항에 있어서,
    상기 라이너는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
  19. 제 18 항에 있어서,
    상기 라이너는 인산 용액으로 제거하고,
    라이너 제거시 상기 노출된 P-FET 영역의 난반사 방지막, 제 2 마스크막 및 스페이서가 동시에 제거되는 것을 특징으로 하는 반도체 장치의 형성방법.
  20. 제 19 항에 있어서,
    상기 금속 배선을 형성하는 단계는,
    상기 N타입 및 P타입의 접합 영역이 노출되도록 층간 절연막을 식각하는 단계;
    상기 노출된 접합 영역과 콘택되도록 금속 배선을 형성하는 단계를 포함하며,
    상기 N-FET의 금속 배선은 게이트 전극과의 사이에 스페이서 및 층간 절연막이 존재하고, P-FET의 금속 배선은 게이트 전극과의 사이에 층간 절연막만이 존재하는 것을 특징으로 하는 반도체 장치의 형성방법.
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