KR20010004030A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 이중 실리콘 MOSFET의 이중 게이트 구조의 형성시 게이트 오정렬을 방지하여 소자의 고속화를 달성할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라, 제 1 기판 상에 상기 제 1 기판의 일부를 노출시키는 산화막 패턴을 형성하고, 산화막 패턴에 의해 노출된 제 1 기판 내에 매몰 절연막을 형성한 다음, 매몰절연막에 대응하는 기판에 제 1 게이트 산화막 및 제 1 게이트를 형성한다. 제 1 게이트를 중심으로 양 측의 상기 산화막 패턴의 가장자리를 제거함과 동시에 매몰 절연막의 깊이까지 기판을 식각하여 제 1 트렌치를 형성하고, 제 1 트렌치에 매립되는 소자분리막을 형성한 다음, 제 1 기판 전면에 제 1 절연막을 형성한다. 그 후, 상부에 제 2 절연막이 형성된 제 2 기판을 제공하고, 제 1 기판의 제 1 절연막과 제 2 기판의 제 2 절연막이 접하도록 제 2 기판 상에 제 1 기판을 결합시켜, 제 1 기판의 저부 표면을 노출시킨다. 그런 다음, 노출된 제 1 기판의 표면을 상기 매몰 절연막 및 소자분리막이 노출되도록 전면식각하고, 매몰 산화막을 제거하여, 제 1 게이트에 대향하는 제 2 게이트 산화막 및 제 2 게이트를 형성하고, 제 2 게이트 양측의 제 1 기판으로 불순물 이온을 주입하여 소오스 및 드레인을 형성한다.

Description

반도체 소자의 제조방법{method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이중 게이트 구조의 이중 실리콘 MOSFET의 제조방법에 관한 것이다.
최근, 휴대용 무선전자 시스템등의 전자제품의 수요가 급증함에 따른, 소자의 소자의 고집적화, 고속화 및 저전력화를 얻기 위하여, 이중 웨이퍼(double wafer)를 이용하여 소자를 제조하는 기술이 제시되었다. 이러한 이중 웨이퍼를 이용하여 소자를 제조하게 되면, 단일 웨이퍼를 이용하는 경우보다 작은 접합용량(junction capacitance)에 의해 고속화 및 저전압화가 용이할 뿐만 아니라, 완전한 소자격리에 의해 래치업(lacth up) 현상을 효과적으로 방지할 수 있는 장점이 있다.
한편, 저전압화를 위하여 문턱전압을 낮추게 되면 누설전류가 증가되므로, 문턱전압을 일정치 이하로 낮추는데는 한계가 있다. 이에 따라, 문턱전압을 낮추면서 동시에 누설전류를 최소화할 수 있는 소자로서, 이중 실리콘(double silicon)-금속 산화막 반도체 전계효과 트랜지스터(metal oxide semiconductor field effect transistior; MOSFET)이 제시되었다. 이러한, 이중 실리콘 MOSFET은 일반적으로 이중 게이트 구조를 이용한다.
그러나, 상기한 이중 실리콘 MOSFET의 제조시 이중 게이트 구조를 형성하는데 있어서, 게이트를 서로 정렬하는데 어려움이 있고, 이에 따른 오정렬(misalign)로 인하여 게이트 오버랩 캐패시턴스(overlap capacitance)가 증가된다. 결과로서, 지연시간이 증가되어 소자의 동작속도가 감소되므로, 소자의 고속화에 어려움이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이중 실리콘 MOSFET의 이중 게이트 구조의 형성시 게이트 오정렬을 방지하여 소자의 고속화를 달성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 이중 실리콘 MOSFET의 제조방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
11, 21 : 제 1 및 제 2 기판 12 : 산화막 패턴
13 : 매몰 산화막
14, 31 : 제 1 및 제 2 게이트 산화막
15, 32A : 제 1 및 제 2 게이트
16A, 16B : 소자분리막
17, 22 : 제 1 및 제 2 절연막
32 : 폴리실리콘막 100 : 트렌치
33A, 33B : 소오스 및 드레인
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 이중 기판 및 이중 게이트를 포함한다. 먼저, 제 1 기판 상에 상기 제 1 기판의 일부를 노출시키는 산화막 패턴을 형성하고, 산화막 패턴에 의해 노출된 제 1 기판 내에 매몰 절연막을 형성한 다음, 산화막 패턴 및 제 1 기판 상에 제 1 게이트 산화막 및 제 1 폴리실리콘막을 증착한 후, 산화막 패턴이 노출되도록 전면식각하여 제 1 게이트를 형성한다. 그리고 나서, 제 1 게이트를 중심으로 양 측의 상기 산화막 패턴의 가장자리를 제거함과 동시에 매몰 절연막의 깊이까지 기판을 식각하여 제 1 트렌치를 형성하고, 제 1 트렌치에 매립되도록 기판 전면에 절연막을 증착한 후 전면식각하여 소자분리막을 형성한 다음, 제 1 기판 전면에 제 1 절연막을 형성한다. 그 후, 상부에 제 2 절연막이 형성된 제 2 기판을 제공하고, 제 1 기판의 제 1 절연막과 제 2 기판의 제 2 절연막이 접하도록 제 2 기판 상에 제 1 기판을 결합시켜, 제 1 기판의 저부 표면을 노출시킨다. 그런 다음, 노출된 제 1 기판의 표면을 상기 매몰 절연막 및 소자분리막이 노출되도록 전면식각하고, 매몰 산화막을 제거하여, 제 1 게이트에 대향하는 제 2 트렌치를 형성한다. 트렌치 및 제 1 기판의 상에 제 2 게이트 산화막 및 제 2 폴리실리콘막을 순차적으로 증착한 후 제 1 기판이 노출되도록 전면식각하여 제 1 게이트에 대향하는 제 2 게이트를 형성하고, 제 2 게이트 양측의 제 1 기판으로 불순물 이온을 주입하여 소오스 및 드레인을 형성한다.
본 실시예에서, 매몰절연막은 산화막 패턴을 이온주입 마스크로하여 상기 노출된 기판으로 산소이온을 이온주입하여 형성하고, 이온주입은 SIMOX 기술을 이용하여 진행한다. 또한, 제 1 및 제 2 게이트 형성을 위한 전면식각은 에치백 공정이나 화학기계연마로 진행하고, 제 1 및 제 2 절연막은 BPSG막, USG막, TEOS막 및 PE-TEOS막 중 선택되는 하나의 막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 이중 게이트 구조를 갖는 이중 실리콘 MOSFET의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소자가 형성되는 실리콘을 포함하는 제 1 기판(11) 상에 열산화공정으로 산화막을 형성하고, 제 1 기판(11)의 일부가 노출되도록 패터닝하여 산화막 패턴(12)을 형성한다. 그리고 나서, 도 1b에 도시된 바와 같이, 산화막 패턴(12)을 이온주입 마스크로하여 노출된 기판(11)으로 산소이온을 이온주입하여 기판(11) 내에 소정 두께의 매몰 산화막(13)을 형성한다. 이때, 이온주입은 SIMOX (Separtion by IMplanted Oxygen) 기술을 이용하여 진행한다.
도 1c를 참조하면, 노출된 제 1 기판(11) 및 산화막 패턴(12) 표면에 제 1 게이트 산화막(14)을 형성하고, 제 1 게이트 산화막(14) 상에 제 1 폴리실리콘막을 증착한다. 여기서, 제 1 게이트 산화막(14)은 화학기상증착(Chemical Vapor Depostion; CVD)로 형성한다. 그리고 나서, 상기 제 1 폴리실리콘막 및 게이트 산화막(14)을 산화막 패턴(12)의 표면이 노출되도록 전면식각하여 매몰 산화막(13)에 대향하는 제 1 게이트(15)를 형성한다. 이때, 전면식각은 에치백 공정이나 화학기계연마(Chemical Mechanical Polishing; CMP)로 진행한다.
그런 다음, STI(Shallow Trench Isolation) 기술을 이용하여 제 1 게이트 (15)를 중심으로 양 측의 산화막 패턴(12)의 가장자리를 제거함과 동시에 매몰 산화막(13) 깊이까지 기판(11)을 식각하여 제 1 트렌치를 형성한다. 상기 제 1 트렌치에 매립되도록 기판 전면에 절연막을 증착하고 산화막 패턴(12)의 표면이 노출되도록 전면식각하여, 소자분리막(16A, 16B)을 형성한다. 그리고 나서, 제 1 기판 전면에 제 1 절연막(17)을 형성한다. 여기서, 제 1 절연막(17)은 본딩물질로서, 바람직하게 BPSG막, USG막, TEOS막 및 PE-TEOS막 중 선택되는 하나의 막으로 형성한다.
도 1d에 도시된 바와 같이, 지지기판으로서 실리콘을 포함하고 상부에 제 2 절연막(22)이 형성된 제 2 기판(21)을 준비한다. 여기서, 제 2 절연막(22)은 제 1 절연막(17)과 같은 본딩물질로서, 바람직하게 BPSG막, USG막, TEOS막 및 PE-TEOS막 중 선택되는 하나의 막으로 형성한다. 그런 다음, 도 1e에 도시된 바와 같이, 제 1 기판(11)의 제 1 절연막(17)과 제 2 기판(21)의 제 2 절연막(22)이 접하도록 제 2 기판(21) 상에 제 1 기판(11)을 결합시켜, 제 1 기판(11)의 저부 표면을 노출시킨다.
도 1f를 참조하면, 노출된 제 1 기판(11)의 표면을 매몰 산화막(13) 및 소자분리막(16A, 16B)이 노출되도록 전면식각한다. 이때, 전면식각은 에치백 공정이나 CMP로 진행한다. 도 1g를 참조하면, 제 1 기판(11) 상에 포토리소그라피로 매몰 산화막(13)을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로하여 노출된 매몰 산화막(13)을 제거하여, 제 1 게이트(14)에 대향하는 제 2 트렌치(100)를 형성한다.
도 1h를 참조하면, 공지된 방법으로 상기 포토레지스트 패턴을 제거하고, 트렌치(100) 및 제 1 기판(11)의 표면에 제 2 게이트 산화막(31)을 형성한다. 여기서, 제 2 게이트 산화막(31)은 CVD로 형성한다. 그런 다음, 제 2 게이트 산화막(31)이 형성된 제 2 트렌치(100)에 매립되도록 제 2 게이트 산화막 (31) 상에 제 2 폴리실리콘막(32)을 형성한다.
도 1i에 도시된 바와 같이, 제 2 폴리실리콘막(32) 및 제 2 게이트 산화막(31)을 제 1 기판(11)이 노출되도록 전면식각하여 제 1 게이트(15)에 대향하는 제 2 게이트(32A)를 형성한다. 그리고 나서, 도 1j에 도시된 바와 같이, 제 2 게이트(32A) 양측의 제 1 기판(11)으로 불순물 이온을 주입하여 소오스 및 드레인(33A, 33B)을 형성한다.
상기한 본 발명에 의하면, 더블 게이트 구조를 매몰산화막을 이용하여 형성하기 때문에, 두개의 게이트의 오정렬로 인한 신호지연 증가가 방지된다. 또한, 더불 게이트를 형성하는데 별도의 마스크가 요구되지 않으므로 제조비용이 감소된다.
또한, 두개의 게이트가 얇은 실리콘막을 통하여 전기적으로 커플되므로 단채널 효과에 대한 제어가 용이하고 누설전류가 감소될 뿐만 아니라 문턱전압이 낮아지므로, 저전압화에 유리하다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (6)

  1. 이중 기판 및 이중 게이트를 포함하는 반도체 소자의 제조방법으로서,
    제 1 기판 상에 상기 제 1 기판의 일부를 노출시키는 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴에 의해 노출된 제 1 기판 내에 매몰 절연막을 형성하는 단계;
    상기 산화막 패턴 및 상기 제 1 기판 상에 제 1 게이트 산화막 및 제 1 폴리실리콘막을 증착한 후, 상기 산화막 패턴이 노출되도록 전면식각하여 제 1 게이트를 형성하는 단계;
    상기 제 1 게이트를 중심으로 양 측의 상기 산화막 패턴의 가장자리를 제거함과 동시에 상기 매몰 절연막의 깊이까지 상기 기판을 식각하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치에 매립되도록 기판 전면에 절연막을 증착한 후 전면식각하여 소자분리막을 형성하는 단계;
    상기 제 1 기판 전면에 제 1 절연막을 형성하는 단계;
    상부에 제 2 절연막이 형성된 제 2 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 절연막과 상기 제 2 기판의 상기 제 2 절연막이 접하도록 상기 제 2 기판 상에 상기 제 1 기판을 결합시켜, 상기 제 1 기판의 저부 표면을 노출시키는 단계;
    상기 노출된 제 1 기판의 표면을 상기 매몰 절연막 및 소자분리막이 노출되도록 전면식각하는 단계;
    상기 매몰 산화막을 제거하여, 상기 제 1 게이트에 대향하는 제 2 트렌치를 형성하는 단계;
    상기 트렌치 및 제 1 기판의 상에 제 2 게이트 산화막 및 제 2 폴리실리콘막을 순차적으로 증착한 후 상기 제 1 기판이 노출되도록 전면식각하여 제 1 게이트에 대향하는 제 2 게이트를 형성하는 단계; 및
    상기 제 2 게이트 양측의 상기 제 1 기판으로 불순물 이온을 주입하여 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 매몰절연막은 상기 산화막 패턴을 이온주입 마스크로하여 상기 노출된 기판으로 산소이온을 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 이온주입은 SIMOX 기술을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 게이트를 형성하는 단계에서, 상기 전면식각은 에치백 공정이나 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 BPSG막, USG막, TEOS막 및 PE-TEOS막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 게이트를 형성하는 단계에서, 상기 전면식각은 에치백 공정이나 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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