JPH04307972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04307972A JPH04307972A JP7199691A JP7199691A JPH04307972A JP H04307972 A JPH04307972 A JP H04307972A JP 7199691 A JP7199691 A JP 7199691A JP 7199691 A JP7199691 A JP 7199691A JP H04307972 A JPH04307972 A JP H04307972A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いたデュアルゲートＭＩＳＦＥＴの製造方
法に関する。
特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いたデュアルゲートＭＩＳＦＥＴの製造方
法に関する。
【０００２】近時、動作速度の向上、駆動能力の向上等
を図るために、シリコン薄膜両面上の対称位置に一組の
共通のゲートを設け、且つそのシリコン薄膜内に共通の
チャネル領域及びソース・ドレイン領域を有するデュア
ルゲートＭＩＳＦＥＴが提供されている。
を図るために、シリコン薄膜両面上の対称位置に一組の
共通のゲートを設け、且つそのシリコン薄膜内に共通の
チャネル領域及びソース・ドレイン領域を有するデュア
ルゲートＭＩＳＦＥＴが提供されている。
【０００３】かかるデュアルゲートＭＩＳＦＥＴを用い
る半導体装置において、その性能を向上し且つ均一化す
るためには、このトランジスタの形成される半導体層の
膜厚の精度及び均一性を高めることが強く望まれる。
る半導体装置において、その性能を向上し且つ均一化す
るためには、このトランジスタの形成される半導体層の
膜厚の精度及び均一性を高めることが強く望まれる。
【０００４】
【従来の技術】従来デュアルゲートＭＩＳＦＥＴは、以
下に図５（ａ） 〜（ｄ） を参照して述べるような貼
り合わせ法により形成されていた。
下に図５（ａ） 〜（ｄ） を参照して述べるような貼
り合わせ法により形成されていた。
【０００５】図５（ａ） 参照
即ち、一導電型を有する半導体基板、例えばｐ型シリコ
ン（Ｓｉ）基板５１上に、通常のＭＯＳプロセスに従っ
て第１のゲート酸化膜５２及び第１のゲート電極５３（
バックゲート）を形成する。
ン（Ｓｉ）基板５１上に、通常のＭＯＳプロセスに従っ
て第１のゲート酸化膜５２及び第１のゲート電極５３（
バックゲート）を形成する。
【０００６】図５（ｂ） 参照
次いで、上記ゲート酸化膜５２及びゲート電極５３形成
面上に厚く絶縁膜５４を形成し、この絶縁膜５４の上面
を平坦化した後、その上にＳｉ支持基板５５を熱処理に
より貼り合わせる。
面上に厚く絶縁膜５４を形成し、この絶縁膜５４の上面
を平坦化した後、その上にＳｉ支持基板５５を熱処理に
より貼り合わせる。
【０００７】図５（ｃ） 参照
次いで、この貼り合わせ基板を反転し、ｐ型Ｓｉ基板５
１を所定の厚さのｐ型Ｓｉ層５１′になるまで背面から
研摩する。
１を所定の厚さのｐ型Ｓｉ層５１′になるまで背面から
研摩する。
【０００８】図５（ｄ） 参照
次いで、ｐ型Ｓｉ層５１′の背面に通常のＭＯＳプロセ
スにより第２のゲート酸化膜５６及び第２のゲート電極
５７（フロントゲート）を形成し、次いで前記第２のゲ
ート電極５７をマスクにしてｎ型不純物をイオン注入し
、ｐ型Ｓｉ層５１′内にｎ＋ 型のソース領域５８及び
ドレイン領域５９を形成する方法である。
スにより第２のゲート酸化膜５６及び第２のゲート電極
５７（フロントゲート）を形成し、次いで前記第２のゲ
ート電極５７をマスクにしてｎ型不純物をイオン注入し
、ｐ型Ｓｉ層５１′内にｎ＋ 型のソース領域５８及び
ドレイン領域５９を形成する方法である。
【０００９】
【発明が解決しようとする課題】しかし上記従来の方法
によると、使用するＳｉ基板の板厚に始めから数μｍ程
度のむらがあり、また基板の研摩でも数μｍ程度の厚さ
のむらを生ずるために、正確な厚さのＳｉ層５１′を得
ることが非常に困難であり、Ｓｉ層の厚みが薄く、性能
の優れたデュアルゲートＭＩＳＦＥＴを安定に形成する
ことは不可能であった。
によると、使用するＳｉ基板の板厚に始めから数μｍ程
度のむらがあり、また基板の研摩でも数μｍ程度の厚さ
のむらを生ずるために、正確な厚さのＳｉ層５１′を得
ることが非常に困難であり、Ｓｉ層の厚みが薄く、性能
の優れたデュアルゲートＭＩＳＦＥＴを安定に形成する
ことは不可能であった。
【００１０】そこで本発明は、素子の形成される半導体
層の厚さを高精度に且つ均一に形成し、デュアルゲート
ＭＩＳＦＥＴの性能の向上及び均一化を図ることを目的
とする。
層の厚さを高精度に且つ均一に形成し、デュアルゲート
ＭＩＳＦＥＴの性能の向上及び均一化を図ることを目的
とする。
【００１１】
【課題を解決するための手段】上記課題は、ＳＯＩ基板
上層の一導電型シリコン層上に第１のゲート酸化膜を介
して第１のゲート電極を形成する工程と、該ＳＯＩ基板
下層のシリコン基板及び該シリコン基板と該上層シリコ
ン層との間の埋込み酸化膜を選択的に除去する工程と、
該埋込み酸化膜を除去して表出した該上層シリコン層の
裏面の該第１のゲート電極の対称位置に第２のゲート酸
化膜を介して第２のゲート電極を形成する工程と、該第
２のゲート電極をマスクにし該上層の一導電型シリコン
層内へ反対導電型不純物をイオン注入して該上層の一導
電型シリコン層内に反対導電型のソース領域及びドレイ
ン領域を形成する工程とを含む本発明による半導体装置
の製造方法、或いは、前記ＳＯＩ基板が、酸素のイオン
注入によりシリコン基板の内部に埋込み酸化膜を形成し
たＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｒ
ａｎｔａｔｅｄ ＯＸｉｄｅ）−ＳＯＩ基板よりなる前
記本発明による半導体装置の製造方法によって解決され
る。
上層の一導電型シリコン層上に第１のゲート酸化膜を介
して第１のゲート電極を形成する工程と、該ＳＯＩ基板
下層のシリコン基板及び該シリコン基板と該上層シリコ
ン層との間の埋込み酸化膜を選択的に除去する工程と、
該埋込み酸化膜を除去して表出した該上層シリコン層の
裏面の該第１のゲート電極の対称位置に第２のゲート酸
化膜を介して第２のゲート電極を形成する工程と、該第
２のゲート電極をマスクにし該上層の一導電型シリコン
層内へ反対導電型不純物をイオン注入して該上層の一導
電型シリコン層内に反対導電型のソース領域及びドレイ
ン領域を形成する工程とを含む本発明による半導体装置
の製造方法、或いは、前記ＳＯＩ基板が、酸素のイオン
注入によりシリコン基板の内部に埋込み酸化膜を形成し
たＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｒ
ａｎｔａｔｅｄ ＯＸｉｄｅ）−ＳＯＩ基板よりなる前
記本発明による半導体装置の製造方法によって解決され
る。
【００１２】
【作用】即ち本発明の方法においては、厚さが精度良く
且つ均一に制御された上層のシリコン層（ＳＯＩ層）を
有するＳＯＩ基板、例えばＳＩＭＯＸ−ＳＯＩ基板を用
い、このＳＯＩ基板の前記ＳＯＩ層をデュアルゲートＭ
ＩＳＦＥＴの共通の半導体層に用い、このＳＯＩ層の両
面の対称位置に一組の共通ゲート即ちデュアルゲートを
形成する。従って基板全面上に形成されるデュアルゲー
トＭＩＳＦＥＴにおけるデュアルゲート間のチャネルが
形成される半導体層の厚さは、前記ＳＯＩ層の精度及び
均一性を維持した儘で高精度で均一な厚さに形成される
ので、基板面内におけるデュアルゲートＭＩＳＦＥＴ間
の特性のばらつきを減少させることができると共に、前
記半導体層の厚さを更に薄く且つ均一に制御することも
可能になるのでデュアルゲートＭＩＳＦＥＴの特性の向
上が図れる。
且つ均一に制御された上層のシリコン層（ＳＯＩ層）を
有するＳＯＩ基板、例えばＳＩＭＯＸ−ＳＯＩ基板を用
い、このＳＯＩ基板の前記ＳＯＩ層をデュアルゲートＭ
ＩＳＦＥＴの共通の半導体層に用い、このＳＯＩ層の両
面の対称位置に一組の共通ゲート即ちデュアルゲートを
形成する。従って基板全面上に形成されるデュアルゲー
トＭＩＳＦＥＴにおけるデュアルゲート間のチャネルが
形成される半導体層の厚さは、前記ＳＯＩ層の精度及び
均一性を維持した儘で高精度で均一な厚さに形成される
ので、基板面内におけるデュアルゲートＭＩＳＦＥＴ間
の特性のばらつきを減少させることができると共に、前
記半導体層の厚さを更に薄く且つ均一に制御することも
可能になるのでデュアルゲートＭＩＳＦＥＴの特性の向
上が図れる。
【００１３】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１（ａ） 〜（ｃ） 及び図２（ａ） 〜（
ｃ） は本発明の方法の一実施例の工程断面図その１及
びその２で、図３（ａ） 〜（ｃ） 及び図４（ａ）
〜（ｂ） は本発明の方法の他の実施例の工程断面図そ
の１及びその２である。全図を通じ同一対象物は同一符
合で示す。
明する。図１（ａ） 〜（ｃ） 及び図２（ａ） 〜（
ｃ） は本発明の方法の一実施例の工程断面図その１及
びその２で、図３（ａ） 〜（ｃ） 及び図４（ａ）
〜（ｂ） は本発明の方法の他の実施例の工程断面図そ
の１及びその２である。全図を通じ同一対象物は同一符
合で示す。
【００１４】図１（ａ） 参照
本発明の方法によりｎチャネル型のデュアルゲートＭＯ
ＳＦＥＴを形成するに際しては、例えば、シリコン（Ｓ
ｉ）の主面から所定の加速エネルギーで１０１８ｃｍ−
２程度の高ドーズ量で酸素（Ｏ＋ ） をイオン注入し
た後、６５０ ℃程度の低温アニール処理により前記酸
素の注入領域内に微小酸化物の核を高密度に形成し、次
いで１３００℃程度の温度で数時間高温アニール処理を
施して前記微小酸化物の核が高密度に形成された領域に
高密度にＳｉ酸化物を発生させることによって基板の内
部に埋込み酸化膜を形成させる通常のＳＩＭＯＸ基板の
形成方法に従って、ｐ型Ｓｉ基板を用い、例えばＳｉ基
板の下部領域即ちｐ型の下地Ｓｉ層１の厚さ ６００μ
ｍ、埋込み酸化膜２の厚さ ５００ｎｍ、上部のｐ型Ｓ
ＯＩ層３の厚さ １００ｎｍのＳＩＭＯＸ−ＳＯＩ基板
４を用いる。
ＳＦＥＴを形成するに際しては、例えば、シリコン（Ｓ
ｉ）の主面から所定の加速エネルギーで１０１８ｃｍ−
２程度の高ドーズ量で酸素（Ｏ＋ ） をイオン注入し
た後、６５０ ℃程度の低温アニール処理により前記酸
素の注入領域内に微小酸化物の核を高密度に形成し、次
いで１３００℃程度の温度で数時間高温アニール処理を
施して前記微小酸化物の核が高密度に形成された領域に
高密度にＳｉ酸化物を発生させることによって基板の内
部に埋込み酸化膜を形成させる通常のＳＩＭＯＸ基板の
形成方法に従って、ｐ型Ｓｉ基板を用い、例えばＳｉ基
板の下部領域即ちｐ型の下地Ｓｉ層１の厚さ ６００μ
ｍ、埋込み酸化膜２の厚さ ５００ｎｍ、上部のｐ型Ｓ
ＯＩ層３の厚さ １００ｎｍのＳＩＭＯＸ−ＳＯＩ基板
４を用いる。
【００１５】なお上記ＳＩＭＯＸ基板の形成方法におい
ては、周知のようにイオン注入エネルギーの制御によっ
て酸素イオン注入領域の深さを高精度、且つ均一に制御
することが可能であると同時に、埋込み酸化膜が成長す
る際、熱力学的に安定な状態になるようにその表面が平
坦化される。そのため均一な厚さのＳＯＩ層３を制御性
良く形成することができる。
ては、周知のようにイオン注入エネルギーの制御によっ
て酸素イオン注入領域の深さを高精度、且つ均一に制御
することが可能であると同時に、埋込み酸化膜が成長す
る際、熱力学的に安定な状態になるようにその表面が平
坦化される。そのため均一な厚さのＳＯＩ層３を制御性
良く形成することができる。
【００１６】図１（ｂ） 参照
そして上記ＳＯＩ層３を図示しない領域で通常通り素子
形成領域毎に分離した後、通常のＭＯＳプロセスに従い
、上記ｐ型ＳＯＩ層３の主面上に熱酸化等により厚さ例
えば１０ｎｍ程度の第１のゲート酸化膜５を形成し、次
いで同主面上にＣＶＤ法により厚さ ４００ｎｍ程度の
第１のポリＳｉ層を形成し、このポリＳｉ層に燐を高濃
度に導入して導電性を付与した後、通常のフォトリソグ
ラフィによりパターニングする工程を経て、前記ｐ型Ｓ
ＯＩ層３上に第１のゲート酸化膜５を介して積層された
第１のポリＳｉゲート電極（バックゲート）６を形成す
る。
形成領域毎に分離した後、通常のＭＯＳプロセスに従い
、上記ｐ型ＳＯＩ層３の主面上に熱酸化等により厚さ例
えば１０ｎｍ程度の第１のゲート酸化膜５を形成し、次
いで同主面上にＣＶＤ法により厚さ ４００ｎｍ程度の
第１のポリＳｉ層を形成し、このポリＳｉ層に燐を高濃
度に導入して導電性を付与した後、通常のフォトリソグ
ラフィによりパターニングする工程を経て、前記ｐ型Ｓ
ＯＩ層３上に第１のゲート酸化膜５を介して積層された
第１のポリＳｉゲート電極（バックゲート）６を形成す
る。
【００１７】図１（ｃ） 参照
次いで上記ＳＯＩ基板４の主面上にＣＶＤ 法等により
、厚さ１００ｎｍ程度の不純物遮蔽用ＳｉＯ２膜７形成
した後、この主面上にＣＶＤ法により厚さ１μｍ程度の
基板接着用の燐珪酸ガラス（ＰＳＧ） 層間絶縁膜８を
形成し、エッチバック或いは研摩等の方法によりＰＳＧ
層間絶縁膜８の上面を平坦化し、このＰＳＧ 層間絶
縁膜８上に熱処理によりＳｉ支持基板９を貼り合わせる
。
、厚さ１００ｎｍ程度の不純物遮蔽用ＳｉＯ２膜７形成
した後、この主面上にＣＶＤ法により厚さ１μｍ程度の
基板接着用の燐珪酸ガラス（ＰＳＧ） 層間絶縁膜８を
形成し、エッチバック或いは研摩等の方法によりＰＳＧ
層間絶縁膜８の上面を平坦化し、このＰＳＧ 層間絶
縁膜８上に熱処理によりＳｉ支持基板９を貼り合わせる
。
【００１８】図２（ａ） 参照
次いで、上記ＳＯＩ基板を反転し、下地Ｓｉ層１を背面
から１μｍ程度の厚さまで研摩し、次いでこの下地Ｓｉ
層１を例えば水酸化カリウム（ＫＯＨ） によるウェッ
トエッチングを行い、前記下地Ｓｉ層１を完全に除去す
る。なおこの際、下地Ｓｉ層１と埋込み酸化膜２との間
のエッチングの選択性は充分大きくとることができるの
で、表出してくる埋込み酸化膜２の厚さが減少すること
はない。
から１μｍ程度の厚さまで研摩し、次いでこの下地Ｓｉ
層１を例えば水酸化カリウム（ＫＯＨ） によるウェッ
トエッチングを行い、前記下地Ｓｉ層１を完全に除去す
る。なおこの際、下地Ｓｉ層１と埋込み酸化膜２との間
のエッチングの選択性は充分大きくとることができるの
で、表出してくる埋込み酸化膜２の厚さが減少すること
はない。
【００１９】図２（ｂ）
次いで、例えば弗酸系の液によるウェットエッチングに
より埋込み酸化膜２をエッチング除去し、ＳＯＩ層３の
背面を表出させる。この際、エッチングの選択性は充分
大きくとれるので、ＳＯＩ層３の厚さの目減りは殆ど皆
無に近い。
より埋込み酸化膜２をエッチング除去し、ＳＯＩ層３の
背面を表出させる。この際、エッチングの選択性は充分
大きくとれるので、ＳＯＩ層３の厚さの目減りは殆ど皆
無に近い。
【００２０】図２（ｃ） 参照
次いで露出したｐ型ＳＯＩ層３の背面上に通常通り熱酸
化等により前記第１のゲート酸化膜５と等しい厚さを有
する第２のゲート酸化膜１０を形成し、次いで同背面上
にＣＶＤ 法により厚さ ４００ｎｍ程度の第２のポリ
Ｓｉ層を形成し、このポリＳｉ層に燐を高濃度に導入し
て導電性を付与した後、通常のフォトリソグラフィによ
りパターニングする工程を経て、前記ｐ型ＳＯＩ層３の
背面上の前記第１のゲート電極５と対称な位置に、第２
のゲート酸化膜１０を介して積層された第２のポリＳｉ
ゲート電極（フロントゲート）１１を形成し、次いでｐ
型ＳＯＩ層３内に上記第２のポリＳｉゲート電極１１を
マスクにし、所定加速エネルギーで所定濃度の砒素（
Ａｓ＋ ） をイオン注入し、所定の活性化熱処理を行
ってバックゲート６とフロントゲート１１及びそれらに
共通な、ｐ型ＳＯＩ層３からなるｐ型半導体層１２、ｎ
＋ 型ソース領域１３及びｎ＋ 型ドレイン領域１４か
らなる所定のデュアルゲートＭＯＳＦＥＴを形成する。
化等により前記第１のゲート酸化膜５と等しい厚さを有
する第２のゲート酸化膜１０を形成し、次いで同背面上
にＣＶＤ 法により厚さ ４００ｎｍ程度の第２のポリ
Ｓｉ層を形成し、このポリＳｉ層に燐を高濃度に導入し
て導電性を付与した後、通常のフォトリソグラフィによ
りパターニングする工程を経て、前記ｐ型ＳＯＩ層３の
背面上の前記第１のゲート電極５と対称な位置に、第２
のゲート酸化膜１０を介して積層された第２のポリＳｉ
ゲート電極（フロントゲート）１１を形成し、次いでｐ
型ＳＯＩ層３内に上記第２のポリＳｉゲート電極１１を
マスクにし、所定加速エネルギーで所定濃度の砒素（
Ａｓ＋ ） をイオン注入し、所定の活性化熱処理を行
ってバックゲート６とフロントゲート１１及びそれらに
共通な、ｐ型ＳＯＩ層３からなるｐ型半導体層１２、ｎ
＋ 型ソース領域１３及びｎ＋ 型ドレイン領域１４か
らなる所定のデュアルゲートＭＯＳＦＥＴを形成する。
【００２１】そして以後、図示しないが、このＳＯＩ層
３の背面上を覆う絶縁膜の形成、コンタクトホールの形
成、配線の形成等がなされて本発明の方法によるｎチャ
ネル型デュアルゲートＭＯＳＦＥＴを用いた半導体装置
が完成する。
３の背面上を覆う絶縁膜の形成、コンタクトホールの形
成、配線の形成等がなされて本発明の方法によるｎチャ
ネル型デュアルゲートＭＯＳＦＥＴを用いた半導体装置
が完成する。
【００２２】次に、ｎチャネルＭＯＳＦＥＴ配設チップ
を形成する際の本発明の方法に係る他の実施例について
説明する。 図３（ａ） 参照 この場合、前記実施例に示したのと同様の方法により形
成したＳＯＩ基板４の主面上に前記実施例同様の方法に
より厚さ１０ｎｍ程度の第１のゲート酸化膜５を介して
積層された複数の第１のポリＳｉゲート電極（バックゲ
ート）６Ａ、６Ｚ等を形成する。
を形成する際の本発明の方法に係る他の実施例について
説明する。 図３（ａ） 参照 この場合、前記実施例に示したのと同様の方法により形
成したＳＯＩ基板４の主面上に前記実施例同様の方法に
より厚さ１０ｎｍ程度の第１のゲート酸化膜５を介して
積層された複数の第１のポリＳｉゲート電極（バックゲ
ート）６Ａ、６Ｚ等を形成する。
【００２３】図３（ｂ） 参照
次いで、上記第１のポリＳｉゲート電極（バックゲート
）６Ａ、６Ｚ等が形成された主面上に厚さ１００ｎｍ
程度の不純物遮蔽用ＳｉＯ２絶縁膜７形成した後、この
主面上に上記バックゲート６Ａ、６Ｚ等を埋込み且つ補
強を兼ねる、ＰＳＧ 等による厚さ５０μｍ程度の被覆
絶縁膜１５を形成する。
）６Ａ、６Ｚ等が形成された主面上に厚さ１００ｎｍ
程度の不純物遮蔽用ＳｉＯ２絶縁膜７形成した後、この
主面上に上記バックゲート６Ａ、６Ｚ等を埋込み且つ補
強を兼ねる、ＰＳＧ 等による厚さ５０μｍ程度の被覆
絶縁膜１５を形成する。
【００２４】図３（ｃ） 参照
次いで、このＳＯＩ基板４を反転し、ＳＯＩ層３背面の
チップ領域１６上の下地Ｓｉ層１をウェットエッチング
法等により選択的に除去する。
チップ領域１６上の下地Ｓｉ層１をウェットエッチング
法等により選択的に除去する。
【００２５】図４（ａ） 参照
次いで、ウェットエッチング法により前記下地Ｓｉ層１
の除去領域に表出するチップ領域１６上の埋込み酸化膜
２を選択的に除去する。
の除去領域に表出するチップ領域１６上の埋込み酸化膜
２を選択的に除去する。
【００２６】図４（ｂ） 参照
次いで、チップ領域１５に表出するＳＯＩ層３背面上の
第１のゲート電極（バックゲート）６Ａ、６Ｚ等と対称
の位置に、前記実施例同様の方法により第１のゲート酸
化膜５と同様の厚さを有する第２のゲート酸化膜１０を
介して積層された第２のポリＳｉゲート電極（フロント
ゲート）１１Ａ 、１１Ｚ 等を形成し、次いで、上記
第２のポリＳｉゲート電極１１Ａ 、１１Ｂ をマスク
にし、ｐ型ＳＯＩ層３内に所定加速エネルギーで所定濃
度の砒素（ Ａｓ＋ ） をイオン注入し、所定の活性
化熱処理を行って、バックゲート６Ａとフロントゲート
１１Ａ 及びそれらに共通な、ｐ型ＳＯＩ層３からなる
ｐ型半導体層１２、ｎ＋ 型ソース領域１３Ａ 及びｎ
＋ 型ドレイン領域１４Ａ からなる第１のデュアルゲ
ートＭＯＳＦＥＴ、及びバックゲート６Ｚとフロントゲ
ート１１Ｚ 及びそれらに共通な、ｐ型ＳＯＩ層３から
なるｐ型半導体層１２、ｎ＋ 型ソース領域１３Ｚ 及
びｎ＋ 型ドレイン領域１２Ｚ からなる第２のデュア
ルゲートＭＯＳＦＥＴ等を形成する。
第１のゲート電極（バックゲート）６Ａ、６Ｚ等と対称
の位置に、前記実施例同様の方法により第１のゲート酸
化膜５と同様の厚さを有する第２のゲート酸化膜１０を
介して積層された第２のポリＳｉゲート電極（フロント
ゲート）１１Ａ 、１１Ｚ 等を形成し、次いで、上記
第２のポリＳｉゲート電極１１Ａ 、１１Ｂ をマスク
にし、ｐ型ＳＯＩ層３内に所定加速エネルギーで所定濃
度の砒素（ Ａｓ＋ ） をイオン注入し、所定の活性
化熱処理を行って、バックゲート６Ａとフロントゲート
１１Ａ 及びそれらに共通な、ｐ型ＳＯＩ層３からなる
ｐ型半導体層１２、ｎ＋ 型ソース領域１３Ａ 及びｎ
＋ 型ドレイン領域１４Ａ からなる第１のデュアルゲ
ートＭＯＳＦＥＴ、及びバックゲート６Ｚとフロントゲ
ート１１Ｚ 及びそれらに共通な、ｐ型ＳＯＩ層３から
なるｐ型半導体層１２、ｎ＋ 型ソース領域１３Ｚ 及
びｎ＋ 型ドレイン領域１２Ｚ からなる第２のデュア
ルゲートＭＯＳＦＥＴ等を形成する。
【００２７】そして以後、図示しないが、チップ領域１
６に形成されている下地Ｓｉ層１と埋込み酸化膜２の開
孔内に層間絶縁膜を形成し、この層間絶縁膜にコンタク
トホールを形成し、それぞれのＦＥＴ間を接続して回路
を構成する配線を形成し、この配線形成面上を被覆絶縁
膜で覆った後、このＳＯＩ基板をダイシング等によりチ
ップ領域の周囲で切断し、本発明によるｎチャネル型デ
ュアルゲートＭＯＳＦＥＴにより回路構成がなされたチ
ップ状の半導体装置が完成する。
６に形成されている下地Ｓｉ層１と埋込み酸化膜２の開
孔内に層間絶縁膜を形成し、この層間絶縁膜にコンタク
トホールを形成し、それぞれのＦＥＴ間を接続して回路
を構成する配線を形成し、この配線形成面上を被覆絶縁
膜で覆った後、このＳＯＩ基板をダイシング等によりチ
ップ領域の周囲で切断し、本発明によるｎチャネル型デ
ュアルゲートＭＯＳＦＥＴにより回路構成がなされたチ
ップ状の半導体装置が完成する。
【００２８】以上実施例に示したように、本発明に係る
デュアルゲートＭＩＳＦＥＴの製造方法においては、厚
さが精度良く且つ均一に制御された上層のシリコン層（
ＳＯＩ層）を有する例えばＳＩＭＯＸ構造等のＳＯＩ基
板を用い、このＳＯＩ基板の高精度且つ均一な厚さに制
御されたＳＯＩ層をデュアルゲートＭＩＳＦＥＴの共通
の半導体層に用い、このＳＯＩ層の両面の対称位置に一
組の共通ゲート即ちデュアルゲートを形成する。従って
基板全面上に形成されるデュアルゲートＭＩＳＦＥＴに
おけるデュアルゲート間のチャネルが形成される半導体
層の厚さは、前記ＳＯＩ層の高精度及び均一性を維持し
た儘で形成されるので、基板面内におけるデュアルゲー
トＭＩＳＦＥＴ間の動作速度、駆動能力等の特性を厳密
に規定できると共に、それら特性の基板面内におけるば
らつきを大幅に減少させることができる。
デュアルゲートＭＩＳＦＥＴの製造方法においては、厚
さが精度良く且つ均一に制御された上層のシリコン層（
ＳＯＩ層）を有する例えばＳＩＭＯＸ構造等のＳＯＩ基
板を用い、このＳＯＩ基板の高精度且つ均一な厚さに制
御されたＳＯＩ層をデュアルゲートＭＩＳＦＥＴの共通
の半導体層に用い、このＳＯＩ層の両面の対称位置に一
組の共通ゲート即ちデュアルゲートを形成する。従って
基板全面上に形成されるデュアルゲートＭＩＳＦＥＴに
おけるデュアルゲート間のチャネルが形成される半導体
層の厚さは、前記ＳＯＩ層の高精度及び均一性を維持し
た儘で形成されるので、基板面内におけるデュアルゲー
トＭＩＳＦＥＴ間の動作速度、駆動能力等の特性を厳密
に規定できると共に、それら特性の基板面内におけるば
らつきを大幅に減少させることができる。
【００２９】また、上記半導体層の厚さを更に薄く、且
つ均一に制御することも可能になるので、デュアルゲー
トＭＩＳＦＥＴの特性の向上も図れる。なお上記実施例
においては、ＳＯＩ基板にＳＩＭＯＸ−ＳＯＩ基板を用
いたが、ＳＯＩ層の厚さが均一であるならば、他の製法
のＳＯＩ基板を用いることも勿論可能である。
つ均一に制御することも可能になるので、デュアルゲー
トＭＩＳＦＥＴの特性の向上も図れる。なお上記実施例
においては、ＳＯＩ基板にＳＩＭＯＸ−ＳＯＩ基板を用
いたが、ＳＯＩ層の厚さが均一であるならば、他の製法
のＳＯＩ基板を用いることも勿論可能である。
【００３０】
【発明の効果】以上説明のように本発明によれば、デュ
アルゲートＭＩＳＦＥＴの動作速度、駆動能力等の特性
を向上し、且つ均一化することができる。
アルゲートＭＩＳＦＥＴの動作速度、駆動能力等の特性
を向上し、且つ均一化することができる。
【００３１】従って本発明は、半導体集積回路の高速化
に対して極めて有効である。
に対して極めて有効である。
【図１】 本発明の方法の一実施例の工程断面図（そ
の１）
の１）
【図２】 本発明の方法の一実施例の工程断面図（そ
の２）
の２）
【図３】 本発明の方法の他の実施例の工程断面図（
その１）
その１）
【図４】 本発明の方法の他の実施例の工程断面図（
その２）
その２）
【図５】 従来方法の工程断面図
１ 下地Ｓｉ層
２ 埋込み酸化膜
３ ｐ型ＳＯＩ層
４ ＳＩＭＯＸ−ＳＯＩ基板
５ 第１のゲート酸化膜
６ 第１のポリＳｉゲート電極（バックゲート）７
不純物遮蔽用ＳｉＯ２膜 ８ ＰＳＧ 層間絶縁膜 ９ Ｓｉ支持基板 １０ 第２のゲート酸化膜 １１ 第２のポリＳｉゲート電極（フロントゲート）
１２ ｐ型半導体層 １３ ｎ＋ 型ソース領域 １４ ｎ＋ 型ドレイン領域
不純物遮蔽用ＳｉＯ２膜 ８ ＰＳＧ 層間絶縁膜 ９ Ｓｉ支持基板 １０ 第２のゲート酸化膜 １１ 第２のポリＳｉゲート電極（フロントゲート）
１２ ｐ型半導体層 １３ ｎ＋ 型ソース領域 １４ ｎ＋ 型ドレイン領域
Claims (2)
- 【請求項１】 ＳＯＩ基板上層の一導電型シリコン層
上に第１のゲート酸化膜を介して第１のゲート電極を形
成する工程と、該ＳＯＩ基板下層のシリコン基板及び該
シリコン基板と該上層シリコン層との間の埋込み酸化膜
を選択的に除去する工程と、該埋込み酸化膜を除去して
表出した該上層シリコン層の裏面の該第１のゲート電極
と対称の位置に第２のゲート酸化膜を介して第２のゲー
ト電極を形成する工程と、該第２のゲート電極をマスク
にし該上層の一導電型シリコン層内へ反対導電型不純物
をイオン注入して該上層の一導電型シリコン層内に反対
導電型のソース領域及びドレイン領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ＳＯＩ基板が、酸素のイオン注入
によりシリコン基板の内部に埋込み酸化膜を形成したＳ
ＩＭＯＸ−ＳＯＩ基板よりなることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199691A JPH04307972A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199691A JPH04307972A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307972A true JPH04307972A (ja) | 1992-10-30 |
Family
ID=13476600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199691A Withdrawn JPH04307972A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307972A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| WO2001065609A1 (en) * | 2000-02-29 | 2001-09-07 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| US6359312B1 (en) * | 1997-05-14 | 2002-03-19 | Sony Corporation | Semiconductor device with SOI structure |
| WO2003007382A1 (fr) * | 2001-07-09 | 2003-01-23 | Tokyo Electron Limited | Procede de fabrication d'un substrat a semi-conducteur et substrat a semi-conducteur ainsi obtenu |
| KR100366468B1 (ko) * | 1993-11-05 | 2003-05-09 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
| KR100469165B1 (ko) * | 2001-12-22 | 2005-02-02 | 동부전자 주식회사 | 이중 게이트형 반도체 소자 및 그 제조방법 |
| US6855969B2 (en) | 2002-04-18 | 2005-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| KR100466978B1 (ko) * | 1997-12-20 | 2005-06-07 | 삼성전자주식회사 | 소이 트랜지스터 장치의 제조 방법 |
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| US7838367B2 (en) * | 2004-12-28 | 2010-11-23 | Nxp B.V. | Method for the manufacture of a semiconductor device and a semiconductor device obtained through it |
| WO2011039907A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2017523614A (ja) * | 2014-08-06 | 2017-08-17 | クアルコム，インコーポレイテッド | 自己整合裏面特徴部を有する半導体デバイス |
-
1991
- 1991-04-05 JP JP7199691A patent/JPH04307972A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366468B1 (ko) * | 1993-11-05 | 2003-05-09 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| US6359312B1 (en) * | 1997-05-14 | 2002-03-19 | Sony Corporation | Semiconductor device with SOI structure |
| KR100466978B1 (ko) * | 1997-12-20 | 2005-06-07 | 삼성전자주식회사 | 소이 트랜지스터 장치의 제조 방법 |
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6621124B2 (en) | 2000-02-29 | 2003-09-16 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| WO2001065609A1 (en) * | 2000-02-29 | 2001-09-07 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| WO2003007382A1 (fr) * | 2001-07-09 | 2003-01-23 | Tokyo Electron Limited | Procede de fabrication d'un substrat a semi-conducteur et substrat a semi-conducteur ainsi obtenu |
| KR100469165B1 (ko) * | 2001-12-22 | 2005-02-02 | 동부전자 주식회사 | 이중 게이트형 반도체 소자 및 그 제조방법 |
| US6855969B2 (en) | 2002-04-18 | 2005-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| US7087475B2 (en) | 2002-04-18 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| US7838367B2 (en) * | 2004-12-28 | 2010-11-23 | Nxp B.V. | Method for the manufacture of a semiconductor device and a semiconductor device obtained through it |
| WO2011039907A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US8569147B2 (en) | 2009-10-02 | 2013-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2017523614A (ja) * | 2014-08-06 | 2017-08-17 | クアルコム，インコーポレイテッド | 自己整合裏面特徴部を有する半導体デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |