JPH04107832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 33
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 23
- 238000000034 method Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 241000238557 Decapoda Species 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
ダブルゲート構造のMOS)ランジスタの製造方法に関
するものである。
ダブルゲート構造のMOS)ランジスタの製造方法に関
するものである。
(ロ)従来の技術および発明が解決しようとする課題
MOSトランジスタは、低パワーで、高い集積度を実現
できるため、集積回路(IC)における構成要素として
広く利用されている。
できるため、集積回路(IC)における構成要素として
広く利用されている。
しかし、(i)短いチャネル効果や、(ii)反対極性
のMO3FET同志の絶縁(1solation)とい
う点で問題がある。
のMO3FET同志の絶縁(1solation)とい
う点で問題がある。
そして、上記(1)の問題を解決するためには、かなり
浅い接合や高いチャネル濃度が要求される訳であるが、
破壊限界(breakdown limitation
s)のために実現するのは大変むつかしい。
浅い接合や高いチャネル濃度が要求される訳であるが、
破壊限界(breakdown limitation
s)のために実現するのは大変むつかしい。
一方、上記(ii)の反対極性のデバイス間の絶縁は、
従来技術では、ラッチアップ(1atch−up)によ
って限定される。結果として、デバイス間の分離(5e
paration)はデバイスのスケールを限定するこ
とになる。
従来技術では、ラッチアップ(1atch−up)によ
って限定される。結果として、デバイス間の分離(5e
paration)はデバイスのスケールを限定するこ
とになる。
(ハ)課題を解決するための手段IV″1乍山薄膜トラ
ンジスタ(SOI)は短チヤネル動作に良いということ
が示されている。また、MOSトランジスタの特性をさ
らに改善するために二重ゲート結合(Double G
ated Connection)が提案されている。
ンジスタ(SOI)は短チヤネル動作に良いということ
が示されている。また、MOSトランジスタの特性をさ
らに改善するために二重ゲート結合(Double G
ated Connection)が提案されている。
この発明は、(1)半導体基板上に、全面に第1の酸化
層を介して第1のポリシリコン層を積層し、(ii)素
子分離領域となる領域に、その領域における上記第1の
ポリシリコン層および第1の酸化層を除去してトレンチ
を形成し、かつ残存された第1のポリシリコン層および
第1の酸化層をそれぞれ下部ゲート電極および遮蔽膜と
し、(山)そのトレンチを含む半導体基板上に、全面に
、エピタキシャル成長によって単結晶シリコン層を形成
し、(iv)素子分離領域となる領域の単結晶シリコン
層を除去し、続いて、その除去部分を含む半導体基板上
に、全面に、第2の酸化層を積層した後、第2の酸化層
を素子分離領域にのみ残存させてこれを素子分離膜とし
、(v)しかる後、上部ゲート電極上に、残存された単
結晶シリコン膜を介して、ゲート酸化膜、上部ゲート電
極を形成し、続いて上記残存された単結晶シリコン膜に
ソース・ドレイン領域を形成することを特徴とする半導
体装置の製造方法である。
層を介して第1のポリシリコン層を積層し、(ii)素
子分離領域となる領域に、その領域における上記第1の
ポリシリコン層および第1の酸化層を除去してトレンチ
を形成し、かつ残存された第1のポリシリコン層および
第1の酸化層をそれぞれ下部ゲート電極および遮蔽膜と
し、(山)そのトレンチを含む半導体基板上に、全面に
、エピタキシャル成長によって単結晶シリコン層を形成
し、(iv)素子分離領域となる領域の単結晶シリコン
層を除去し、続いて、その除去部分を含む半導体基板上
に、全面に、第2の酸化層を積層した後、第2の酸化層
を素子分離領域にのみ残存させてこれを素子分離膜とし
、(v)しかる後、上部ゲート電極上に、残存された単
結晶シリコン膜を介して、ゲート酸化膜、上部ゲート電
極を形成し、続いて上記残存された単結晶シリコン膜に
ソース・ドレイン領域を形成することを特徴とする半導
体装置の製造方法である。
すなわち、この発明では、二重ゲー)MO8薄膜トラン
ジスタ(Double−Gated MOS Th1n
Film Zransistors : DGTFT
)構造と新しい絶縁方法やエピタキシャル工程が提案さ
れ、それによって従来技術の上記限定を削除するCMO
S工程を実現できる。
ジスタ(Double−Gated MOS Th1n
Film Zransistors : DGTFT
)構造と新しい絶縁方法やエピタキシャル工程が提案さ
れ、それによって従来技術の上記限定を削除するCMO
S工程を実現できる。
そしてこの横方向成長の選択エピタキシャル成長を利用
したダブルゲート構造に依り、(i)トランジスタを下
部ゲート電極の遮蔽効果(shielding eff
ect)によって基板から絶縁でき、(ii ))ラン
ノスタ間の絶縁をトレンチによっておこなうことができ
、 (iii)トランジスタ特性をダブルゲート結合によっ
て向上できる。
したダブルゲート構造に依り、(i)トランジスタを下
部ゲート電極の遮蔽効果(shielding eff
ect)によって基板から絶縁でき、(ii ))ラン
ノスタ間の絶縁をトレンチによっておこなうことができ
、 (iii)トランジスタ特性をダブルゲート結合によっ
て向上できる。
(ニ)実施例
以下図に示す実施例もとづいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではない
。
お、これによってこの発明は限定を受けるものではない
。
以下製造方法について説明する。
第1図において、ダブルゲートCMOSデバイスを形成
するには、まず、第1図(a)に示すように、ノリコン
基板i上に、基板と下部ゲート電極を絶縁するために意
図された5iOz膜(第1酸化膜)2を形成し、さらに
その上に下部ゲート電極となるポリノリコノ層3を積層
し、その表面を熱的に酸化する。
するには、まず、第1図(a)に示すように、ノリコン
基板i上に、基板と下部ゲート電極を絶縁するために意
図された5iOz膜(第1酸化膜)2を形成し、さらに
その上に下部ゲート電極となるポリノリコノ層3を積層
し、その表面を熱的に酸化する。
次に、素子分離領域(R)におけるポリシリコン層3お
よび下地の5ins膜2をフォトエツチング技術によっ
てパターン化し、領域Rのノリコン基板1を露出する[
第1図(b)参照]。
よび下地の5ins膜2をフォトエツチング技術によっ
てパターン化し、領域Rのノリコン基板1を露出する[
第1図(b)参照]。
この際、シリコン基板1上の領域(R)以外の領域には
、S10.の遮蔽膜2aと下部ゲート電極3λが形成さ
れるとともに、領域(R)にはトレンチ4が形成される
。
、S10.の遮蔽膜2aと下部ゲート電極3λが形成さ
れるとともに、領域(R)にはトレンチ4が形成される
。
続いて、全面に、エピタキシャル技術を用いて単結晶シ
リコン層5を成長させる[第1図(e)参照〕。この層
5はCMOSデバイスの本体(body)を構成するも
のである。
リコン層5を成長させる[第1図(e)参照〕。この層
5はCMOSデバイスの本体(body)を構成するも
のである。
次に、エピタキンヤルノリクン層5をデバイス間の素子
分離領域(R)でエツチングし、CVD酸化膜を用いた
りフロー技術によってS10.のC■D酸化WA6を素
子分離膜として領域(R)に残す[第1図(d)参照]
。それによってデバイス分離がなされる。
分離領域(R)でエツチングし、CVD酸化膜を用いた
りフロー技術によってS10.のC■D酸化WA6を素
子分離膜として領域(R)に残す[第1図(d)参照]
。それによってデバイス分離がなされる。
この際、素子分離膜6はトレンチ4を埋設し1こ形にな
っている。
っている。
その結果、トランジスタ同志はそのトレンチ4に満たさ
れたCVD酸化膜6によって矢印入方向で示す横方向に
分離されることになる。
れたCVD酸化膜6によって矢印入方向で示す横方向に
分離されることになる。
また、デバイスの下部はポリシリコンの下部ゲート電極
3λによって分離されることになる。
3λによって分離されることになる。
続いて、第1図(d)に示すように、残存されたエビ・
シリコン膜5λ上に、Singのゲート酸化膜7を形成
する。
シリコン膜5λ上に、Singのゲート酸化膜7を形成
する。
次に、第2図に示すように、コタンクト窓8が、下部ゲ
ートポリシリコン電極3&および以後に形成される上部
ゲートポリシリコン電極間にスタックコンタクト(st
ack contacts)として開口される。
ートポリシリコン電極3&および以後に形成される上部
ゲートポリシリコン電極間にスタックコンタクト(st
ack contacts)として開口される。
第1図(e)において、全面に、上部ゲート電極となる
ポリシリコン層を積層した後パターン化し、5iOz膜
7を介して残存された単結晶シリコン膜5λ上にのみ上
部ゲート電極14.9が残存される。
ポリシリコン層を積層した後パターン化し、5iOz膜
7を介して残存された単結晶シリコン膜5λ上にのみ上
部ゲート電極14.9が残存される。
すなわち、フォトレジストマスクを用いた周知のイオン
注入法によって、NMOSトランジスタ10、PMOS
トランジスタ11のそれぞれのソース/ドレイン12.
13が選択的にドープされて形成され、かつ上部ゲート
電極14,9が形成される[第1図(e)参照コ。
注入法によって、NMOSトランジスタ10、PMOS
トランジスタ11のそれぞれのソース/ドレイン12.
13が選択的にドープされて形成され、かつ上部ゲート
電極14,9が形成される[第1図(e)参照コ。
次に、第1図(f)に示すように、全面に、絶縁層15
が積層され、コンタトホール16が開口され、そして、
全面に、金属層17が積層された後パターン化されてデ
バイス間の相互連結(devices 1nterco
nnection)を構成する。
が積層され、コンタトホール16が開口され、そして、
全面に、金属層17が積層された後パターン化されてデ
バイス間の相互連結(devices 1nterco
nnection)を構成する。
このようにして、第2図に示すような二璽ゲートCMO
Sインバータ(Double−Gated CMOS
Inverter)が作成される。
Sインバータ(Double−Gated CMOS
Inverter)が作成される。
このように本実施例では、横方向成長選択エビを利用し
たダブルゲート構造に依りMOSTrの特性向上を図る
。本構造によりTr特性の改善が出来るだけでなく、基
板からボトムゲートでシールドすることに依りノイズ耐
性向上を図ることが出来る。
たダブルゲート構造に依りMOSTrの特性向上を図る
。本構造によりTr特性の改善が出来るだけでなく、基
板からボトムゲートでシールドすることに依りノイズ耐
性向上を図ることが出来る。
(ホ)発明の効果
以上のようにこの発明に依れば、従来のCMO3技術で
は、トランジスタはシリコン基板内に形成されており、
PN接合(ウェル)および薄膜酸化膜(LOGO9Iり
によって絶縁分離されていたので、ラッチアップ(1a
tch−up)や狭い接合形態(Shallow ju
nction formation)あるいは破壊によ
って限定されていたけれども、本発明の新規な製造方法
では、ダブルゲートCMOSデバイスを実現できるので
、以下の効果を奏す。
は、トランジスタはシリコン基板内に形成されており、
PN接合(ウェル)および薄膜酸化膜(LOGO9Iり
によって絶縁分離されていたので、ラッチアップ(1a
tch−up)や狭い接合形態(Shallow ju
nction formation)あるいは破壊によ
って限定されていたけれども、本発明の新規な製造方法
では、ダブルゲートCMOSデバイスを実現できるので
、以下の効果を奏す。
(i)ダブルゲートCMOS薄膜トランジスタはシング
ルゲートデバイスよりも次の点ですぐれている。
ルゲートデバイスよりも次の点ですぐれている。
すなわち、
駆動電流(drive current)を向上できる
。
。
高いパンチスルー電圧抵抗を有する。
短チヤネル効果が良好になる。
(ii)また、本発明における下部ゲート電極はそれぞ
れの能動デバイスをシールドするために、そのデバイス
直下に配設されており、この構造によって基板ノイズに
、よく耐えることができる。
れの能動デバイスをシールドするために、そのデバイス
直下に配設されており、この構造によって基板ノイズに
、よく耐えることができる。
(iii ) Lかも、トランジスタは最小サイズのト
レンチ内に素子分離膜(例えば、CVD酸化膜)を有し
、そのためにラブチアツブを低下でき、かつバッキング
密度(packing density)を増加できる
効果がある。
レンチ内に素子分離膜(例えば、CVD酸化膜)を有し
、そのためにラブチアツブを低下でき、かつバッキング
密度(packing density)を増加できる
効果がある。
第1図はこの発明の一実施例を説明するための製造工程
説明図、第2図は上記実施例における構成説明図である
。 l・・・・・・シリコン基板、 2・・・・・・Singの第1の酸化膜、2a・・・・
・・遮蔽膜、3・・・・・・ポリシリコン層、 3+L・・・・・下部ゲート電極、4・・・・・・トレ
ンチ、5・・・・・・エビタキシャルノリコン層(単結
晶ソリコン層)、 5a・・・・・・残存した単結晶シリコン膜、6・・・
・・・素子分離膜、7・・・・Showのゲート酸化膜
、9.14・・・・・上部ゲート電極、 12.13・・・・ソース・ドレイン、!5・・・・・
・絶縁層、16・・・・・コンタクトホール、17・・
・・・・金属層。 第 1図 第 図
説明図、第2図は上記実施例における構成説明図である
。 l・・・・・・シリコン基板、 2・・・・・・Singの第1の酸化膜、2a・・・・
・・遮蔽膜、3・・・・・・ポリシリコン層、 3+L・・・・・下部ゲート電極、4・・・・・・トレ
ンチ、5・・・・・・エビタキシャルノリコン層(単結
晶ソリコン層)、 5a・・・・・・残存した単結晶シリコン膜、6・・・
・・・素子分離膜、7・・・・Showのゲート酸化膜
、9.14・・・・・上部ゲート電極、 12.13・・・・ソース・ドレイン、!5・・・・・
・絶縁層、16・・・・・コンタクトホール、17・・
・・・・金属層。 第 1図 第 図
Claims (1)
- 【特許請求の範囲】 1、(i)半導体基板上に、全面に第1の酸化層を介し
て第1のポリシリコン層を積層し、 (ii)素子分離領域となる領域に、その領域における
上記第1のポリシリコン層および第1の酸化層を除去し
てトレンチを形成し、かつ残存された第1のポリシリコ
ン層および第1の酸化層をそれぞれ下部ゲート電極およ
び遮蔽膜とし、 (iii)そのトレンチを含む半導体基板上に、全面に
、エピタキシャル成長によって単結晶シリコン層を形成
し、 (iv)素子分離領域となる領域の単結晶シリコン層を
除去し、続いて、その除去部分を含む半導体基板上に、
全面に、第2の酸化層を積層した後、第2の酸化層を素
子分離領域にのみ残存させてこれを素子分離膜とし、 (v)しかる後、上部ゲート電極上に、残存された単結
晶シリコン膜を介して、ゲート酸化膜、上部ゲート電極
を形成し、続いて上記残存された単結晶シリコン膜にソ
ース・ドレイン領域を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2227068A JP2672184B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
KR1019910014768A KR950004842B1 (ko) | 1990-08-27 | 1991-08-26 | 반도체장치의 제조방법 |
US07/749,558 US5145796A (en) | 1990-08-27 | 1991-08-26 | Method for manufacturing a semiconductor apparatus |
EP91307833A EP0473397B1 (en) | 1990-08-27 | 1991-08-27 | Method for manufacturing a double-gated MOS transistor |
DE69129174T DE69129174T2 (de) | 1990-08-27 | 1991-08-27 | Verfahren zur Herstellung eines MOS Transistors mit Doppelgate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2227068A JP2672184B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04107832A true JPH04107832A (ja) | 1992-04-09 |
JP2672184B2 JP2672184B2 (ja) | 1997-11-05 |
Family
ID=16855031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2227068A Expired - Fee Related JP2672184B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5145796A (ja) |
EP (1) | EP0473397B1 (ja) |
JP (1) | JP2672184B2 (ja) |
KR (1) | KR950004842B1 (ja) |
DE (1) | DE69129174T2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
US5273915A (en) * | 1992-10-05 | 1993-12-28 | Motorola, Inc. | Method for fabricating bipolar junction and MOS transistors on SOI |
FR2912548A1 (fr) * | 2007-06-05 | 2008-08-15 | Commissariat Energie Atomique | Realisation de contacts compacts pour des transistors a double grilles auto-alignees. |
WO2011158780A1 (ja) * | 2010-06-15 | 2011-12-22 | シャープ株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
US4692994A (en) * | 1986-04-29 | 1987-09-15 | Hitachi, Ltd. | Process for manufacturing semiconductor devices containing microbridges |
FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
US4820654A (en) * | 1987-12-09 | 1989-04-11 | Ncr Corporation | Isolation of regions in a CMOS structure using selective epitaxial growth |
JPH01162376A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
NL8800847A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur. |
JPH02102569A (ja) * | 1988-10-12 | 1990-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
EP0401356A1 (en) * | 1988-12-09 | 1990-12-12 | Hughes Aircraft Company | Ultrathin submicron mosfet with intrinsic channel |
US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
US5049521A (en) * | 1989-11-30 | 1991-09-17 | Silicon General, Inc. | Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate |
-
1990
- 1990-08-27 JP JP2227068A patent/JP2672184B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-26 US US07/749,558 patent/US5145796A/en not_active Expired - Lifetime
- 1991-08-26 KR KR1019910014768A patent/KR950004842B1/ko not_active IP Right Cessation
- 1991-08-27 EP EP91307833A patent/EP0473397B1/en not_active Expired - Lifetime
- 1991-08-27 DE DE69129174T patent/DE69129174T2/de not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
EP0473397A1 (en) | 1992-03-04 |
KR950004842B1 (ko) | 1995-05-13 |
JP2672184B2 (ja) | 1997-11-05 |
EP0473397B1 (en) | 1998-04-01 |
DE69129174D1 (de) | 1998-05-07 |
US5145796A (en) | 1992-09-08 |
DE69129174T2 (de) | 1998-10-01 |
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