JPS58154256A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ８）ランジスタ）を用いたＭＯ８メモリに係り、特に
平面面積を増大するこ、となく、大容量を実現し、大規
模化に好適な１トランジスタ型ダイナミックＭＯ８メモ
リに関する。

ＭＯ８ダイナミックメモリは、１９７０年代初頭にＩＫ
ｂのダイナミックランダムアクセスメモリ（以下ｄＲＡ
Ｍと略す）が発売されてから、３年に４倍の大規模化が
達成されてきた。しかるに、このメモリチップを入れる
パッケージは、主に１６ビンＤＩＰ　（デュアルインパ
ッケージ）が用いられてきており、チップを入れるキャ
ビティサイズも制限されていることから、メモリチップ
も４倍の大規模化に伴なってもたかだか１．４倍にしか
増大していない。従って、１記憶容量たる１ビット分の
メ七すセル面積も大規模化に伴なって、大きく減少して
おり、４倍の大規模化に伴なって約１／３に微小化して
いる。キャパシタの容量Ｃは、Ｃ＝εＡ／ｌ（ここでε
：絶縁膜の誘電率、Ａ：キャパシタ面積、ｔ：絶縁膜厚
）で表わされるので、面積Ａが１／３になれば、εとｔ
が同じである限りＣも又１／３になる。記憶容量として
の信号量Ｓは、電荷量Ｑに比例しており、このＱはＣと
電圧■との積であることから、Ａが小さくなれば比例し
てＱも小さくなり、信号Ｓはそれに伴なって小さくなる
。

離行をＮとすれば、８／Ｎ比はＳの減少に伴なって小さ
くなシ、回路動作上大きな問題となる。

従って通′イはＡの減少分１ｒ：ｔの減少分で補なって
きており、４Ｋｂ、１６Ｋｂ、６４Ｋｂと大規模化され
るに伴ない、１例として典型的なｓｉｏ。

膜厚は１１０６ｎ、７５ｎｍ、５０ｎｍと薄くなってき
た。

さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によって８ｉ基板内に約２０
０　ｆＣの電荷が発生して、これが雑音となることが確
認され、信号量としてのＱも、は’ｆ２００ｆｃ以下に
することが高信頼動作上困難となってき皮。

従って絶縁膜をさらに加速とて薄くすることが実行され
そおシ、今度は、絶縁膜の絶縁破壊が問題となってきた
。ｓｉｏ、の絶縁耐圧電界は、最大１０’Ｖ／ｃｍでＴ
ｏり、従ってｌＯｎｍ（ＤＳｊＯ＊はＩＯＶ印加によっ
てほとんど永久破壊を起すかあるいは劣化する。また長
期信頼性を考纒すると、最大破壊電圧よシなるべく小さ
な電圧で用いることが肝要となる。

本発明はこれらのメモリセルの微小化に伴なうα粒子に
よる擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深刻化に
対処するため、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大する方法を提供するものである。

本発明の骨子は、Ｓ’基板に掘り込んだ溝の側壁部をキ
ャパシタの１１極面の主要部として用いることにより、
平面面積を増大することなく電極曲積を増大することに
ある。これによって絶縁膜を薄くして、その絶縁膜の破
Ｓを増大させることなく、所望のキャパシタ容量を得る
ことができる。

Ｊ、。

加えて、スイッチトランジスタ＜Ｓｉ基板の上部へ形成
することによシ、Ｓｉ基板をすべてキャパシタ形成に利
用しうる。

第１図は、１トランジスタ型ダイナミツクメモリセルの
構成図を示すものであり、電荷を貯えるキャパシタ１と
スイッチ用ＭＯ８）ランジスタ２で構成され、スイッチ
トランジスタのドレインはビット線３に接続されておシ
、ゲートはワード線４に接続されている。

キャパシタｌに貯えた信号電荷を、スイッチトランジス
タ２によって読み出すことによって動作が行われる。実
際のＮビットのメモリを構成するには、メモリアレーを
構成するが、大別して以下に述べる２つの方法がある。

第２図には信号を差動でとり出すセンスアンプ５に対し
、両側にピッｔ［３１と３２を配列するいわゆる１開放
ビツト森”構成を示す。これ社一本のワード線４１に対
して一方のビット線３１のみが電気的に交叉しているも
のであり、ビット線３１と３２の信号の差ｔセンスアン
プ５で検出するものでおる。

第３図は他方の１折り返しビットライン”構成を示すも
のであり、センスアンプ５に接続されている二本のピッ
）＊３１．３２が、平行に配列されており、一本のワー
ド＠４１が二本のビット線３１．３２と交叉している。

後述する本発明の実施例は、主に折り返しビットライン
構成の場合を示すが、同悸に開放ビットライン構成にも
適用可能である。

第２図１ｍ３図に示すようにピッ）＠３−２の寄生容量
６の値ｔ−ＣＤとし、メモリセルのキャパシタ１−２の
値’ｔ　ｅ　ａとすれば、このメモリアレーの生簀な性
能指標の一つがＣＩ／ＣＤとなる。

このメモリアレーの８／Ｎ比はＣｍ／Ｃｎと一対一対応
しており、メモリセルのキャパシタの値ヲ大さくすると
同時に、ビットライン３の寄生容量Ｃｕｔ小さくするこ
とも同様に８１Ｎ比を向上することになる。

第４図に折り返しビットライン方式のメモリセルの平面
の１例を示す。通常１０（１ｍ以上の厚いフィールド酸
化膜に囲まれた活性領埴７の一部がキャパシタを形成す
るため、プレート８で覆われている。スイッチトランジ
スタを形成する部分と、８１基板上のドレインへビット
線電極接続を行うコンタクト孔９０部分４０Ｆｉ、プレ
ートが遺折曲に除去されており、この部分にワード線４
１゜４２が被着されて、スイッチトランジスタ２を形成
している。理解を助けるために、第５図には、第４図の
ＡＡで示した部分の断面図を示す。

以往説明の便の究め、トランジスタはｎチャネルＭを用
いた例を示す。ｐチャネル型にするには、ＷＸ、にＳｉ
基板と拡散層の導電型ｆｔｎチャネルの場合と逆にすれ
ばよい。

ｐ型１０Ω−備程度のＳｉ基板１０上に、通常は１００
〜１００００ｍ厚程度のフィールドｓｉｏｔｍ　１１　
ｋ、Ｓ　”ｍ　Ｎ４　を耐酸化マスクとして用いるいわ
ゆるＬＯＣ０８法等で選択的に形成する。この故、１０
〜１１００ｎ厚のゲート酸化膜１２を熱酸化法などによ
ってＳｉ基板１０上に形成する。

このＭＩＪンやＡｓｌ添加した多結晶８１に代表される
プレート８を選択的に被着し、この多結晶ＳＨのプレー
ト８ｔ−酸化し、第１・′１層間酸化膜１３を形成する
。しかる後に、多結晶ＢｔやＭＯシリサイドやあるいは
りフラクトリー金＠（ＭＯやＷ）に代表されるワード＠
４を被着し、リンやＡｓなどをイオン打込みすると、プ
レート８とワード線４の破着されていない活性領域にｎ
”（／−１拡散層１５が形成されてスイッチトランジス
タ２のソースとドレインになる。こＶ恢すンを言んだい
わゆるＣＶＤ法によるＰ８Ｇ１４’１ｉ５００〜１１０
００ｎ被着し、Ａｔ電極で代表されるビット線３の拡散
層１５部への接続を行う処にコンタクト孔９を形成し、
ビット線３を選択的に被着する。

このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は、第４図の斜線で示される部分であり、
メモリセル目体が小′さくなればまた領域１６の部分も
小さくな９、ゲート眩化膜１２’を薄くしない限９、前
に説明した通シキャパシタ容量Ｃｍが小さくなり、メモ
リ動作上人ｖ！！な間融となる。

本説明ではプレート８とワードｍ４（すなわちヘイ・チ
用ＭＯ８１−ラ乃、−タ′〜ゲー”）丁−絶縁膜は同じ
ｓｉｏ、膜１２としたが、キャパシタＣ１の値を大きく
することを主目的とし、プレート８下の絶縁Ｎ４はｓｉ
ｏ讃とｓｉ、Ｎ、のどちらか一方あるいは両方を用いて
、１層〜３層構造の絶縁膜が用いられることもある。

本発明は、従来のこの構造の欠点を補ない、平面面積を
拡大することなくＣｓｔ増大することを目的としている
。

以下実施例を用いて詳細に説明する。まず、第６図に本
発明の１つの実施例の平面図を示す。第４図に示した従
来型のメモリセルと対比して示すと、異なる点は、活性
領域７が凸起部であり、活性領域７をメモリセル間で分
離する方法が、従来型でＩ／ｉ＠５図に示すようにフィ
ールド酸化膜１１であったが、第７図に示すように本実
施例では溝１７である（第７図は第６図のＡＡ断面図）
。活性領域７は溝１７と溝１７に埋め込まれたプレート
８ですべて囲われている。

以下形成工程を簡単に記す。まず第８図に示すように、
前述し７’？：、ＬＯＣ０８法によって５００〜１１０
００ｎ厚０フイールド８　ｊ　Ｏｓ　ｊｉｌ　Ｉｔ−選
択的に形成する。このフィールド８ｉ０．膜は第９図に
示すように３ｉ基板表面に全体的に８１０奪膜を形成し
てから不必要な部分ｔホトエツチング法等で除去しても
同僚に形成することができる。

本発明の説明では、ＬＯＣＯ８法を用いることとする。

このＬＯＣＯ８法によるフィールド５ｉｏｔ膜１１は、
メモリセル間の分離に用いるものではなく、メモリセル
に接続されるセンスアンプ等の直接周辺回路や、あるい
は、極々のメモリセル動作をつかさどるタイミングパル
ス群を発生する間接周辺回路部に所望に応じて用いるも
のである。叫１７部は、ごく薄いゲート酸化膜やキャパ
シタ絶縁膜を介してプレート８で橿われているので、寄
生容量が大きく、回路の高速動作には不向きであシ、こ
れらの部分、特に間接周辺回路は従来のＬＯＣＯ８法に
よるフィールド絶縁膜１１會用いる方が得策である。

この後、図に示すようにＦやＣｔのガス例えばＣＦ４−
８Ｆａ　、ＣＣｌａ等を主成分あるいはこれらにＨの入
ったガスを主成分とした平行平板型プラズマエツチング
で、Ｓｉ基板ｌＯの所定の部分にエッチ＄１７を形成す
る。このプラズマエツチングのマスクは、通常のホトレ
ジストそのものでに１ホトレジスト自体もエツチング嘔
れて消失する場合があるので、予め、第８図に示した構
造に８１基板１０上ニｓ　ｌ　Ｏ＠　＊　８　’ｍ　Ｎ
４　＊ＣＶＤ８ｉ０．の順に膜を被着し、まず最上層の
ｃｖｎｓｉｏ、をホトレジストマスクによシエッチング
した後、その下層の８　’＠　Ｎ４　＊　８　ｔ　Ｏ＠
をエツチングし、これらをマスクとしてＢｔ基板１０ｔ
−エツチングすればよい。このｓｉ、Ｎ４膜は、マスク
としてのＣＶＤ５　ｉＯ＊　ｔ−最終的に除去する際に
、フィールド８１０ｍ膜１１がエツチングされるの會防
ぐものである。従って、この目的に合致するものなら他
の膜でよい。少なくともこれらノＣＶＤ５’Ｏｔ／８ｊ
ｍ　Ｎ４　／８　ｉ　０１　ノ三ｍＪＩＩＵマスク材で
あシ、いずれは除去されて３ｉ基板上には残存しない。

従ってこの目的に添う場合には１、・１１゜ マスク材を限定しない。あるいは、すでに微細なビーム
を形成できるなら、マスク料がなくとも所望のエツチン
グ溝１７を得ることもできる。

エツチング＄１７の深さは、原理的にはほとんど制限が
ないが、鳥の幅をＷＭとすれば、深さＤＭは０．５　Ｗ
　ｗ〜５Ｗｗ程度が現実的である。また擲の上端部は角
が鋭く電界果中のため絶縁耐圧が低下する場合があるの
で、Ｓｔ−深く形成する前に溶液エツチングのような等
方性エツチングで角を丸めておくとよい。この牌１７は
、アイソレーションを兼ねるので、通’、ＶＩＯΩ−備
のＳｉ基板１０を用いる場合には、擲１７の底にＢｏｒ
ｏｎを１Ｘ　１０　”　〜Ｉ　Ｘ　１０　”ｃｍ−”の
範囲でイオン打込みシ、ソの後の’１００〜１０００υ
のアニールによってアインレーション高濃度層２０が形
成される。

この後、キャパシタの絶縁ｌｂ％を形成する。この絶縁
膜は、！気的に耐圧が高く、安定なものであれば原理的
にはその材料を選ばないが、従来から用いられているも
のは、熱酸化５ｉ０１、熱窒化ｓ＋ｓＮａ　、ＣＶＤ８
ｉａ！！１１＊　、ＣＶＤや反応性スバδ ツタによる’ｒ　”　＊　０　！、’　Ｎｂ＊　Ｏｓ、
Ｇ　ｒ　Ｏ，等がある。これらの膜を単層あるいは多層
としてもキ　　　　゛ヤパシタ絶縁膜とすることができ
る。本実施例では、ｓｉｏ、と５ｉ３Ｎ、の重ね膜を用
いた場合全説明する。

ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｔ基板１０に形成し友溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な°損傷や汚染を与えている。従ってドラ
イエツチングした後、１０〜ｓｏｏｎｍ程度、上記の損
傷、汚染が実効的に問題とならない程度まで溶液エツチ
ングすればよい。溶液としては、ＮＨ４０Ｈ＋Ｈ鵞０鵞
系や−ＨＦ＋ＨＮＯ，系の水溶液がこの目的によく合致
している。

この溶成エツチングで、８Ｍ基板１０とその溝１７の表
面を除去し九のち、キャノくシタｓｉｏ。

［１８ｉ５〜２０ｎｍ％　よく知られ７’Ｃ９００〜１
２００Ｃ，酸化雰囲気での熱酸化によって形成するーこ
の後６５０〜８５０Ｃにおいて、ＣＶＤ法によってキャ
パシタＳｔ、Ｎ、膜１９を５〜２６ｎｍ厚に被着する。

これらの膜厚は所望の単位面積当り容量と耐圧を勘案し
て設定するので、上記膜厚範囲を逸脱する場合もある。

このＣＶＤ８　ｔ、　Ｎ、　１９は、一般にその内部応
力がＩ　Ｘ　１０　”　ｄｙｎ　／　ｃｍ”に達し、強
大なるが故に　Ｓ　ｉ基板１０に直接被着すると、欠陥
が生じて特性ｔｍｒａる。従って一般には８’ｓＮ４下
に８ｉ０ｔ’？敷くことが行われる。Ｓｉ基板１０を直
接窒化してＳｉ、Ｎ４膜を形成する場合はこの限シでな
く、緻密で電気的耐圧の高いＭｔ−得ることができるが
、ｌＱｒｉｍより厚い膜を得るには、１時間を越える反
応時間を必要とする。また膜厚増加率もｌＱｎｍを越え
ると急速に低下することから、厚い膜を得るには適当で
はない。またこれらの５ｉｓＮ４膜１９はその表面ｔ−
２〜５１ｍ熱酸化すると、Ｓｔ、Ｎ、膜１９のピンホー
ル部が厚く酸化されて、結果として絶縁耐圧を向上する
ことができるだけでなく、その上に形成される多結晶Ｓ
ｉドライエツチングの際のオ、（エッチ時のストッパー
ともなるので好都合である。

この後第１２因に示すように、多結晶Ｂ＋で代表される
プレート８′ｆｔ全面に被着する。

ＣＶＤ法で被着した多結晶Ｓｉはよ〈溝１７の内側まで
まわりこんで堆積するので、溝１７の側壁部の多結晶Ｂ
ｋも上面とほぼ同じ膜厚となる。

その後この多結晶ＢｉにＰＯＣＩＢガス等を用いてリン
含熱拡散する。

エッチＦｓ１７０幅がＷＭであるから、多結晶Ｓｉ８の
厚さをＴ畠、とすると、ＷＭ　＞　２　Ｔ　ｓ　ｔ　　
の場合には、ｍ１２図に示すような溝８０が残存する。

この溝はその上面に被着される絶縁膜やワード＃４の加
工や被着状態に悪影響を及ぼすので、埋めた方がよい。

本発明では、第１２図に示すように同じ多結晶５ｉｔ−
厚さＴ１竃で全面に被着して、その後全面をよく知られ
たＣＦ、や８ＦＭガスを用いるプラズマエツチングでＴ
ａｇ厚分だけ除去すると、第１２図に示すように多結晶
８轟８１が丁Ｉｆ擲に埋め込まれた形で残存し、上面が
平坦となる。１回の多結晶８ｉ８の堆積のみで溝が埋ま
る場合には、２回目の堆積は必要がないが、プレー、、
、　、、、、、、ｌ。

ト８は配線部としても用いるので、適当な厚さとしては
１００〜５０９ｎｍ程度である。これで埋まらない場合
は上記の説明のように多結晶１９１の２度堆積法を用い
る。

多結晶５ｔＢＯ上にそのまま２度目の多結晶Ｓｉを被着
して全面をエツチングすると、両者の境界が融合してい
るので、エツチングの終点が定かでなくなる。そこで第
１ＮＩの多結晶Ｓｉ８の表面を５〜３Ｑｎｍ熱酸化して
両者の間に８１０を層をはさむ。こうすると、２層目の
多結晶Ｂｉが全面にエッチされた状態で１層目の多結晶
Ｓｉ８上のｓ　ｉ　Ｏ！膜が露出され、一般に多結晶Ｂ
ｉのプラズマエツチングは８ｔ０１のエツチング速度よ
り多結晶Ｓｉが１０倍以上大きいので、多少オーバエツ
チングを行っても第１層の多結晶Ｓｉ８は８１０ｍに保
龜されており、エツチングされることはない。

その後、ホトエツチング法によって、プレート８ｔ−形
成し第１３図に示すようにこれを酸化してｉｏｏ　〜４
ｏｏｎｍ厚Ｏ＠　１１−間酸化膜１３を得□・、 る。この時ｓｉ、Ｎ、膜１・９はほとんど酸化されない
。この後第１層間酸化膜１３をマスクとして８ｉ、Ｎ、
膜１９と３ｉ０．膜１８をエツチングで味去し、８００
〜１１５０Ｃの乾燥酸素に１〜５％のＨＣｌｔ−含んだ
酸化によって１０〜５０ｎｍ厚のゲート酸化膜１２を得
る。その後、所望のＶｔｕｔうるためＢｏｒｏｎｔ必要
な量だけイオン打込みし、その後１４１４図に示すよう
に所定の部分に、多結晶３ｉやシリサイド（”ｔ　Ｓ’
　＊　Ｔ”ｌＯｓ　　）等の単層あるいはこれらの重ね
膜、さらにはＷやＭＯ等のりフラクトリー金属などのゲ
ート（ワード線４）を選択的に被着する。

その後第１５図に示すように、ＡＩやリンを６０〜１２
０ＫｅＦに加速して５Ｘ１０”　〜２Ｘ１０　”　／ｅ
ｒａ”　８度イオン打込みすると、プレート８とゲート
４の被着されていない部分にｎｏのソース・ドレイン接
合層１５が形成される。さらにり７１４〜１０モル％含
んだｃｖＤｓｉｏ、膜（ＣＶＤ　　ＰＥＧと略す）で代
表される第２層間絶縁膜１４ｔ−３００〜１０００１１
ｍ厚に被着し、９００〜ＩＧＯＯｒで熱処理して緻密化
する。その後、基板の１９層１５や、ゲート４、プレー
ト８に達する電極接続孔９を形成し、Ａｔで代表される
電極３に一選択的に被着する。これによって、エッチ＃
１１７の側徹ヲキャパシタの一部とした１トランジスタ
型ダイナミツクメモリセルが構成できる。

第１６図に、この実施例によって形成した一対のメモリ
セルの鳥かん図を示す。第６図にその平面図を示したが
、第１６図では煩雑を防ぐため、ワード線、ビット婦、
プレート等は除いて描いである。プレート８は一対のキ
ャパシタ部１６１と、１６２およびスイッチトランジス
タ２の一対のｎ”ｍのうち、キャパシタ１に接続されて
いる１０層１５１と１５２の側面にも全面的に被着され
ているため、これらの１６１と１６２、および１５１と
１５２間さらにはビット線に接続されているｎ０層１５
３間を電気的に分離する必要がある。プレート８は通常
電源電圧ＶＤＤ　　が印加されている友め、この■ＤＤ
によっても側面が反転しない十分なる濃ｉｔ与えればよ
い。反転電圧Ｖ　Ｉ　ＮＶ　Ｆｉ、プレートと基板間に
ある絶縁膜のフラットバンド電圧Ｖｖｍ、膜厚、誘電率
および基板の不純物濃度などによって異なるが、たとえ
は絶縁膜を３００Ａの８１０１．４板の不純物濃度ｔ−
ｌＸｌ０”ｚ−易とすれば、■ＩＮマは約６Ｖとなる。

このＶ　ｓｗｖ　’に勘案して、０４″）曽１５１．１
５３，１５２、キャノ（７タ部１６１．１６２間に漏洩
電流が生じないようにすればよい。第１７図にこの目的
のために、アイソレーション高濃度層２０鷺設ける本発
明の実施例の１つを示す。すなわち、溝１７１および１
７２（これらの＠ＩＦ１，１７２は、第６図に示すよう
に、活性領域７を囲んで互いに合体しておシ、第１６図
に示すように一対のメモリセルをとり囲んでいる。）を
形成したのち、通常のイオン打込み法とその後の高温（
１０００〜１２５０Ｃ）アニールによって、アイソレー
ションウェル（井戸）２１′ｆｔ形成する。その濃度は
１９ｉ基板表面で濃度が高く、底部で低いので、低い底
部において十分前述のＶｔ５ｖｔ大とする濃興にすれば
よい。

この工程の前後は問わないが、１１１１７（１７１゜１
７２）の底部にも第１０図で述べたアイソレーション高
濃度層２０ｔ−設ける。この後第１１図から第１５図で
説明した前述の本発明の実施例と同僚にして、第１８図
に示す一対のメモリセルｔうる。ｎ９層１５１，１５２
．１５３１１すべてアイソレーションウェル（井戸）２
１によって囲まれているため、第１８図に示した側聞が
すべてｖＤＤ會印加したプレートで囲まれていてもメモ
リセル間に互いに１洩寛流は流れず咋いｔ分離できる。

本実施例に述べたメモリセルのキャパシタｔ−抜き出し
て側１９図に示す。説明を簡略化するために長方体とし
、上面’ｘ”　ｘｂｓ深さｔ−ｈとする。

第４図に示した従来の平１１１ｍのメモリセルのキャパ
シタ領域１６はａｘｂでおるが、本＠明の実施例では、
側面まで用いることかできるので、合計ａ　ｂ＋２ｂ、
（ａ＋ｂ　）となる。仮にａ　：＝　ｂ　＝＝　５μ１
ｎｈ＝２μｍとすれは従来型のメモリセルのキャパシタ
領域Ａ　ｃｏＮｙ　＝　２５μｍ２、本発明のメモリ・
・： セルのキャパシタ唄域Ａ＝６５μｍ”　　（：５Ｘ５＋
２Ｘ２　（５＋５　））となり、平面面積を拡大するこ
となく容易に何倍かのキャパシタ面積をうろことができ
る。これはまた、同じキャパシタ面積の場合には、本発
明では平面面積を縮小できることを示しており、メモリ
の大規模化にとって極めて有利であるといえる。

以上述べた本発明の実施例では、メモリセルのキャパシ
タは基本的に第１９図に示し次長方体であった。本発明
の趣旨は、Ｓ五基板に堀シ込んだ溝１７の９４１１壁を
利用するものであるから、第２０図に示すように、長方
体にキザミを形成すれば、更にキャパシタ面積Ａを増加
できる。第２１図にこの実施例の算出例を示す。加工の
最小寸法を’ｌ、ｐｕｐとし、こ（ＯＬＩＩＩＩが１ｕ
ｆｎとすると、ａ、ｂ。

ｈの値は４１９図に示した例を用いると、上面は１７μ
ｍ２、側面は７２μｍ！となシ、全体のキャパシタ面積
ＡはＡ＝８９μｍ！となる。これは、第１９図に示した
実施例と比べてさらに大きなキャパシタ面積金得ること
ができた。

便って、本発明の峡旨を徹底するためには、このように
くし型のきざみを用いると、更に効果的であり、またぐ
し型以外にも第１９図に示した長方体υ中に新たな＃Ｉ
′ｔ−設けることも効果がある。

８Ｂ２２図〜第２４図に本発明の他の実施例を示す。

第２２図は１つあるいは２つ以上の孔２２がある場合、
第２３図は１つの孔だが、この孔の中に内部への突出部
２３がある場合、さらに第２４図は孔の中に島状の突出
柱２４がある場合である。いずれの場合も各部の寸法は
加工しうる最小寸法とすればよい。

以上述べてきた本発明の実施例は、すべて、ＭＯ８容量
の反転層をメモリセルのキャパシタ１として用いた奄の
である。さらにｎ＋層−プレート８間のキャパシタを用
いた本発明の他の実施例を第２５図に示す。これは、ｍ
８図に既述した擲１７の形成後、ホトエツチング法等で
選択的にキャパシタ領域１６の部分に拡散ｌ１１１１５
と則じｎ０導電型の領域、すなわちキャパシタ電極２５
會形成する。方向性のあるイオン打込みｇｔ用いると、
溝の側壁部に不純物を添加するには、Ａｓ−？’Ｐを斜
め方向に打込んだり、あるいは１０ＫｅＶ以下に加速−
エネルギーを下げて、積極的にイオンによるスパッタリ
ングを利用して側壁部にＡｓやＰｔ−松加する。あるい
は、通常よく用いられるｐｏｃ　ｉ。

を用いた熱拡散法やＡＩやＰｔ−含むＣＶＤガラスｔ−
Ｘ折曲に被着してこれからＡ＄やｐｔ拡散することもで
きる。

本実施例の利点は、ＭＯ８反転層を用いないため、プレ
ート８の電位をいずれの電圧にもできることにあ福。た
とえばこの電位を接地電位Ｖｓａ（＝ＯＶ）とすると、
１０層１５１，１５２゜１５３、あるいはキャパシタ部
１６１，１６２を互いに電気的に分離する為に、反転電
圧Ｖ　＊ｗｖ　’（ｒたかだか１■程度にすることがで
きる。前述したＶＤＤの場合には、不純物＃Ｉｋ度をｌ
Ｘｌ０”画１以上としたが、このＶｓｓの場合には３０
０Ａの絶縁膜で、不純物１１１度を６　Ｘ　１０　”ｃ
ｍ−”以上とすればよい、従ってＶＤＤの場合に用いた
アイソレーションウェル２１ｔ−％に用いずとも濃度の
高い基板１０ｉ用いることによって目的を連帳すること
ができる。以上説明した方式を仮にＶａａプレート方式
と呼ぶことにする。

筐た、この■■プレート方式は、キャパシタ電極２５と
プレート８との間の静電容量たけでなく、Ｓｉ基板１０
との間の空乏層容蓋が加わる。従って第２６図に示すよ
うな本発明の実施例が実現できる。すなわち、ｎｏのキ
ャパシタ電極２５の下部に基板と同導電型のｐ戯のキャ
パシタ高譲［１１２６を設けることによって電極２５下
の空乏層を薄くすることができる。キャパシタ容量は、
空乏層の厚さに反比例し、空乏層厚さは＃厩の平方根に
反比例するので、濃度を高くするとキャパシタ容量は大
となる。キャパシタ高ｍｕ層はキャパシタ電＆２５′ｔ
−前述した方法によって形成する直前に、同様のイオン
打込みとその後のアニールによって形成すればよい。良
度を高くすると　ｎ４層のキャパシタ電極２５と、キャ
パシタ高濃［１−の間でブレークダウンを起すから、キ
ャパシタ電極２５の電位振幅に依存するが、この電位振
＠を５■とすると、５　Ｘ　１０１７伸−”が最大濃度
となる。

これは平面的な接合の場合であり、接合の端部が小さな
曲率で曲っていると、この部分で電界集中が生じて、一
般にブレークダウン電圧は下るので、現実的にはさらに
低い不純物＃度を用いることが多い。

以上説明してきた本発明の実施例は、すべて、キャパシ
タ１の一部とスイッチトランジスタ２をＢ４基板表面上
に形成したものである。第６図に見られるごとく、キャ
パシタ領域１６は、メモリセル全平面の友かだか３０〜
４０％である。この世いキャパシタ領域占有率をほぼ１
００％にした本発明の実施例を以下に説明する。ここで
はまず、ＭＯＳキャパシタの反転層を用い、プレートに
Ｙａｎｋ”印加する例をもって説明する。

第２７図に本実施例の基本的概念構造図を示す。

Ｓｉ基板１０内はキャパシタ領域１６１，１６２で占有
し、これらの領域にまたがって絶縁膜を介してその上に
堆積成長させた単結晶Ｂｉ部つまり絶縁膜上エピタキシ
ャル層（以下８０　Ｉ　（Ｓｉｌｉｃｏｎ□ｎ　（ｎｓ
ｕｌａｔｏｒ）　）中に０９層１５１，１５２゜１５３
、およびスイツチト之ンジスタチャネル部２８１．２８
２’ｉ形成するものである。これによってＳｉ基板表面
部はすべてキャパシタ領域１６で覆われ、キャパシタ領
域占有率を１００％にすることができ、メモリセルの微
細化に極めて有利である。以、下梢細な工程図によって
本実施例を説明する。

まず間接周辺部用にＬＯＣＯ８法によって厚いフィール
ド酸化膜を形成しく煩雑を防ぐため以下の図には示さな
い）溝１７を今まで述べてきた方法によって形成する。

第２８図に示すように、キャパシタ５ｉｆｔ膜１８、キ
ャパシタｓ　ｉｓ　Ｎ４　膜１９にそれぞれ５〜５０　
ｎｍ、−５〜５０１ｍ厚に被着する。これらの膜厚は薄
ければ薄い程率位面積当りのキャパシタ容量が大となる
が、これらの膜は膜内の電界がＩ　Ｘ　１０７Ｖ／ｃｒ
ｎｔ超えると永久破壊を超すことと、長期的な信頼性の
ためには厚い方がよシ良い。まｆｃ、　５　ｎ　ｍ以下
になると＠接トンネル電流が次第に支配的となるので、
５ｎｍ以下も困難である。一方この実施例はＭＯ８反転
キャパシタを用いるので、通常はアイソレーション高ａ
度層２０をイオン打込み等で形成する方がよい。

その恢第２９図に示すように、溝１７が埋まるように、
第１２図で説明した方法を用いて多結晶Ｂｉのプレート
８を堆積する。その後通常のリング２フイによって、予
め基板１０に接続する部分に基１＆接続孔２９′ｆｔプ
レート８に形成する。

その後第３０図に示すようにプレート８ｔ−８００〜１
１００１：’で所定の時間だけ熱酸化すると、第１層間
酸化１３を得る。このとき第２９図に示した算出してい
るＳｉ、Ｎ、膜１９は＃１とんど酸化されない。従って
、第１層間酸化膜１３をマスクに、１８０ｔ：’の熱リ
ン酸や、ＣＦ４等の７Ｖオンガスを主成分とするプラズ
マエツチング等で、Ｓｉ、Ｎ、！１１！１９をエツチン
グし、さらにキャバ７りＳｉＯ，膜１８ｔ−Ｅ（Ｆ系エ
ツチング液でエツチングする。こうして得られた構造が
第３０図に示すものである。

この後、全体に多結晶ｓ′’、’、、、　４　Ｊを１０
０〜１１０００ｎ程贋によく知られたＢ　ｉＨ，やｓ　
ｉＨ，ｃｌ　、ガス等を用いて被着する。この後、Ｓｉ
基基板ｌ全全体、室温から１０００Ｃの所定の温度に保
っておき、ＣＷ−Ａｒレーザーを用いて５〜１０９Ｖの
エネルギーで１５〜３０μｍφのスポット’ｉ、１０〜
５０儒／ガの走査速度で上記の多結晶Ｂｉｉ表面全体に
照射すると、第３１図に示すようにこの多結晶８１は、
Ｓｉ基板１０との接触部から半径２０〜５０μｍの単結
晶８１％すなわち絶縁膜上エピタキシャル層（８０’Ｉ
層）２７を得る。

ここでは、いわゆるＣＷレーザーを用いたレーザーアニ
ールを用いた例を示したが、最終的には、スイッチトラ
ンジスタ２のチャネル部２８が単結晶となるだけでよく
、レーザーアニール法以外にも、カーボンヒータを用い
たアニール、電子線を用いたアニール等いずれの方法も
用いることができる。

ｔｚ予めレーザーアニール前に堆積する５ｉＪ１１は多
結晶Ｓｉに限ることなく、通常の８００〜１２００Ｃで
のエビターシャル成長を用いることもできる。この場合
には、接続孔２９の近傍２〜３μｍφのみ単結晶となっ
て、その周辺は多結晶となるので、この後上記のアニー
ルで全体あるいは少なくともトランジスタチャネル部２
８を単結晶とすればよい。

本発明では、絶縁膜上に単結晶Ｂｉｔ−成長する方法は
限定しない。

また、ＳＯＩ結晶は、下地の絶縁膜との界面に単結晶中
よシは欠陥ができ易く、この部分が後に形成するトラン
ジスタのリーク電流を誘発する場合があるので、あらか
じめ第１層間酸化膜１３の表面近傍に、イオン打込みや
、ＢＮの拡散によって、Ｂｏｒｏｎを添加しておき、８
０１層２７の下面にＢｏｒｏｎが添加されるようにして
おくとよい。

その後よく知られたホトリングラフィなどによって、少
なくともスイッチトランジスタを形成する部分ヲ残すよ
うにエツチングして、不必要なＳＱＬ層を除去する。こ
の平面図ｒ１３２図に示す。

このエツチング／ｒｉ、８　’　ｔ−エツチングするあ
らゆる方法を用いることができる。ＨＦ　　ＨＮＯｓ糸
の溶液エツチング、ＣＦ、や８Ｆ、ガス等を主成分とす
るプラズマエツチング、あるいｄ％Ｋ（１１１）面のエ
ツチング速度が遅いＫＯＨやヒドラジノ等を用いた異方
性エツチングを行うことができる。臀にこの異方性エツ
チングは、８０ＩＩ１１１２？の上面が（１００）面で
あるときには、約５５＆：［１００）面と（１１１）ｔ
ｆｉのなす角度）で、下端の広い置型に形成されるので
、なだらかなＳＯＩ層の端部となシ、その上に被着され
る種槓の膜の形成が容易となる利点を有する。

この後、第３３図に示すように、よく知られた熱酸化法
等によってゲート酸化膜１２を形成し、所望のＶｙｍを
うるため必要な量だけＢｏｒｏｎｔ−イオン打込みし、
さらにワードｌ［４（４１，４２）ｔ−選択的に被着す
る。この平面図を第３４図に示す。

その後、第３５図に示すように、スイッチトランジスタ
のゲート（ワード線）４１．４２′ｔ−マスクとして、
Ａｓ−？Ｐｆ：６０〜１２０ＫｅＶに加速し、５Ｘ　ｌ
　Ｏ”〜２　Ｘ　Ｉ　Ｏ”’ｉ／ｃｍ”程度イオン打込
みすると、ｎ″″のソース・ドレイン接合層１５１．１
５２．１５３を形成する。さらに、す／ｉ４〜ｌＯモル
％含んだＣＶＤ８ｊＯ＊膜（ＣＶＤＰＥＧと略す）で代
表される第２層間絶縁膜１４１０００ｔ：’で熱処理し
て緻密化する。その後ｎ′″１（（１５１〜１５３）や
、ゲート４（４１〜４２）プレート８に達する電極接続
孔９會形成し、Ａｔで代表される電極３ｔ−選択的に被
着する。これによって、エッチ婢１７の側壁を主たるキ
ャパシタ部シた１トクンジスタ型ダイナミツクメモリセ
ルが構成できる。

第３６図に、この実施例のメモリセルの鳥かん図を示す
。図の煩雑さを避けるため、キャパシタ部１６　（１６
１，１６２）と８ＯＩ部２７、接続孔９のみを抜き出し
て示しである。

この１対のメモリセルを、複数のアレーにするには、第
３７図のように配列すればよい。煩雑を避けるため、８
０Ｉ部２７、ワード線４、ビット練３、キャパシタ領域
１６、基板接続孔２９、コンタクト孔９および斜線で示
したトランジスタチャネル部２８のみ會示す。

この実施例は、折多返しビットライン構成であるが、開
放ビットライン構成の本発明の実施例を第３８図に示す
。開放ビットライン構成は、ワード＠４の配列数が折シ
返しビットラインに比べて半分でよいので、この点のみ
に着目すれば、有利となるが、回路の正常動作の防げと
なる雑音が相対的に大きい欠点を有する。

本実施例は全面の８０１部の所望の部分を単結晶化し友
のち不用の部分を除去したが、全面に多結晶Ｓｉ會被着
し、まず不用の部分を除去した後、前述し友レーザーア
ニール等によって所望の部分を単結晶化することも同様
に実施可能である。

また本実施例は、不用の８０１部を除去する方法を用い
たが、次に示す本発明の他の実施例のように、不用の部
分の一部ヲ酸化暎に変える方法がある。すなわち、第３
１図に示した工程をへたのち、第３９図に示すように、
必要な部分に１〜５Ｑｎｍ屡の下敷８１０ａ　、！［３
０を形成し、さらに５０〜２００ｎｍ厚（Ｚ）ＬＯＣＯ
８マスクｓ　１．　Ｎ。

膜３１を選択的に被着する。

その後第４０図に示すように８００〜ｌ１００Ｃの湿式
酸化を行い、所望の８０Ｉフイー、ルド酸化膜３２を得
る。このとき８０Ｉフイールド酸化膜３２が、８０Ｉｍ
２７ｔｆべてＳ　ｉ　Ｏｔ　Ａｌｌにがえない場合には
、よく知られたＬＯＣＯ８法と同様に、通常５ｉｓＮｉ
　１１！３１にマスクとして、ｆ３ｏｒｏｎ２　イオン
打込みし、チャネルストッパーとすることが行われる。

その後ｓｉ、Ｎ、膜３１と８ｊＯ３膜３０金除去し、第
４０図に示すようにゲート酸化膜１２を形成し、ワード
線（スイッチトランジスタのゲート３４１．４２に一選
択的に被着する。

その後、第４１図に示すように、第３５図で説明したソ
ース・ドレイン形成をへて、第２層間絶縁膜１４、コン
タクト孔９、Ａ４のビット＊ａｔ−瑞択的に仮着して、
メモリセルが形成できる。

本実施例は不用の８ＯＩ層を酸化膜にかえるため、不用
の８ＯＬＩｍｔ除去する場合よシ段差が小さく、七の上
に被着する種々の膜の形成に有利なばかりでなく、フィ
ールドＳｉＱ、膜３２があるため、下地のプレート８や
、Ｓｉ基板１０との間の寄生容量が小さくなる利点を有
する。

°　以上説明してきた本発明の実施例は、ｍ３７図°に
示すように、　対のメモリセルに対して１つの°コンタ
クト孔９１介してビット、１！１３に電気的に接°続さ
れている。この場合には、一対の向い合った゛ワード線
の間にコンタクト孔９を形成しなければ゛ならないので
、向い合ったワード線の間にパター°ン合せ余ｍｔ−も
ってコンタクト孔を形成しなけれ°ばならない。この合
せ余裕は、メモリセルが微細°化されると無視しえなく
なるばか多でなく、大き１唱　な障吾となる。

・　以下に述べる本発明の実施例は、このマスク合・　
わせ余裕を原理的に０とする方法を提供するもの・であ
る。第４２図に示すように、多結晶ｓｉｏワ・−ド線４
１と４２を最小加工寸法の間隔で形成す、る。このとき
多結晶ＳｉＫは、リンあるいはＡＳ、のどちらか一方、
あるいは両方’ｅ５Ｘ１０ｚｏ〜’　　２×ｉ　ｏ”ｃ
ｒｎ−”添すロしておく。そのｆｉｋ７００〜．９５０
ｒで水蒸気を宮んだ湿式嘔化を行なう。こ５　うすると
、不純物濃度が高い程酸化速度が大きい−１，ので、多
結晶５ｉ４１．４２上には厚い酸化膜が形成され、５Ｏ
Ｉ２７上には相対的に薄い酸化膜が形成される。この後
、全体に均一な酸化膜エツチング’ｔ−１ｓ０１２７上
の酸化膜が除去されるまで行う。こうすると、第４３図
に示すように、多結晶５ｚ４ｔ、４２上にはエツチング
されて薄くはなったが、依然として被覆酸化膜３３が多
結晶５ｉ４１．４２のみを覆う形で形成される。

その後、第４４図に示すように、ソース・ドレインを形
成するＰやＡｓのイオン打込みを行い、ｎ”　１５１，
１５２．１５３１−形成し、ｎ４層層１５３のみに選択
的に下敷多結晶Ｂｔ膜３４を被着し、第２層間絶縁膜１
４１に：被着する。さらに下敷多結晶ＳＪ膜３４に達す
るコンタクト孔を形成し、ヒット４！ｉ！３ヲ選択的に
被着すればメモリセルができる。

第４１図のワード９４１．４２間と、第４４図のワード
９４１．４２間の”距離は、１目瞭然で本実施例の方が
小さいことがわかる。

本実施例は、多結晶ｓｉと８０１層の不純物濃度の差を
利用して、多結晶５ｉｔ−自己整合的に自らの酸化膜で
覆う方法を提供したが、第４２図に示したゲート酸化膜
１２の上部にｓ　ｉ、Ｎ、膜を被着しておくと、この不
純物製置の差を利用せずとも同構造が実現できる。すな
わち、これは第１３図に示した方法と同様の方法であシ
、多結晶５ｉ４１．４２を酸化しても、８０Ｉ層２７上
はｓｉ、Ｎ、膜が被着されているので酸化されずに、多
結晶Ｓｉ上のみ被ａ酸化膜゛′３３が形成される。

その後の工程は前実施ガと同じで、最終的な構造ｔｉｔ
第４４図に示した構造のうち、異なる部分はゲート酸化
膜１２の部分がゲートＨ化膜１２とその上に被着された
８ｉ、Ｎ、膜の２層になっているのみである。

以上説明した実施例は、すべて一対のメモリセルに共通
な００層１５３をもち、コンタクト孔９を介してこれに
Ａｔのビット線３が接続されてい、、゛ る場合でおる。本発明の他の実施例として、少なくとも
２対以上のメモリセルに対して１つのコンタクト孔９と
これに接続される一本）ビット線３の場合を示す。

第４５図にその平面図を示すように、キャパシタ饋域１
６に基板接続孔２９を介して選択的に８０１層２７を形
成する。（ま友前述のように、全面に８０１層を被着し
、不用す部分はＬＯＣＯ８法によってフィールド酸化膜
に変える方法も利用しうる。）この時、１，２．・・・
Ｎヶのキャパシタ部１６をＳＯＩ層２７の引き出し部３
６で接続しておく。その後、接続部の８０Ｉに、ＰやＡ
−をよく知られたイオン打込みや拡散法によってｎ＋層
とし、これを第４５図で示した多結晶Ｂｉビット縁３５
とする。予めｎ９層とするのは、この上にまたがるワー
ド線がマスクとなって、ソース・ドレイン形成工程でも
ＰやＡＩが添加されないためである。この後第３１〜第
３５図に述べた方法等によって、第４６図に示すように
ワード線４とビット線３を形成すればよい。コンタクト
孔９はＮヶのメモリセルにつ塾、たった１つであるので
、コンタクト孔９を形成するためにメモリセル１つ１つ
に合わせ余裕をとる必要がなく、高密度化に適する。

本実施例は、メモリセル１つ１つからＳＯＩ層の引き出
し部を設けたが、第４７図に他の実施例を示すように、
一対のメモリセルに一つの引き出し部３６を設けると、
その分だけ引き出し部に費やす面積が小さくなって高密
度化に適する。

またここでは、Ｎヶのメモリセルを１つのコンタクト孔
９でビット線３゛と接続したが、１つのビット線に接続
される全メモリセルをＮヶとすると、ビット縁Ａｔは不
必要となる。従って、メモリセル上ではＡｔの配線を行
う必要がなくなるため、メモリＬＳＩを形成することが
容易となる。ＡｔはメモリＬＳＩの最上層に近い部分に
形成されるため、下地の凹凸によってＡｔの加工梢度が
低下するばかシでなく、急峻な段差ではＡｔのｍｍが発
生するので、ＬＳＩの加工の中では最もパタニングの難
しい材料である。

以上述べてきた８０Ｉ層を用いるメモリセルは、次のよ
うな利点を有する。すなわち、スイッチトランジスタ部
およびビット線が薄いＳＯＩ層にあるので、α粒子が入
射してもＳＯＩ層中で電子−正孔対を作る度合が小さく
、耐α線に対して有利である。１次、スイッチトランジ
スタのドレイン部１５３は、厚い酸化［１３の上に被着
されているので、ビット線の寄生容量ＣＤが小さい。メ
モリの信号対雑音比（８／Ｎ比）は、メモリセルのキャ
パシタ値ＣＩとＣＤの比ＣＩ／ＣＤに略比例するので、
本発明ては、Ｃｍを大とし、かつさらにＣＤを小とでき
るので、ＣｍＺｃＤ比は極めて改善され、メモリの動作
マージンは大きく改善されろう 以上ＳＯＸ層を用いるメモリセルの実施例を示したが、
ＣれらはすべてＭＯ８反転層を用いたものである。すて
に第２５図、第２６図に示したように、ＭＯ８反転層の
かわシに０９層を用いることもできる。第４１図に示し
た構造に適用した実施例を第４８図に示す。この１１層
であるキャパシタ電極２５　（２５１，ｚｓｚ）ｉ予め
、婢１７を形成する前にメモリキャパシタを形成するｆ
３ｉ基板１０全体に所望の厚さだけｎ０層を通常のイオ
ン打込みや拡散で形成することもできるし、キャパシタ
Ｓｉ、Ｎ、膜１９を形成した後、イオン打込みによって
所定の部分にｎ＋層２５を形成することもできる。この
間ならどの工程の前後でもキャパシタ電極２５を形成す
ることができる。

このキャパシタ電極２５を用いると、すでに第２５図の
例で述べたように、プレート８にＶａｇ（接地電位）を
与えることもできる。この場合には、アイソレーショ／
高濃度−２０は選んた基板濃度によっては不必要である
。

またパッケージ等から発生するα線の最多のエネルギー
はＵやＴｈの４　Ｍ　ｅ　Ｖ程度であり、これが垂直に
入射すると、Ｓ五基板内で発生する電子−正孔対の鮫も
多く発生するのは最上面から２０μｍ程度となる。実際
には、斜めから入射するので、必ずしも２０μｍ深さで
はないが、数μｍ厚以下の領域で発生する電子を除去し
てやれば、耐、１ α線性能が向上する。　　・・ 従って、第４９図に示すごとく、ｎ９のキャパシタ電極
２５　（２５１，２５２）の下にＰ型のキャパシタ高濃
度１１２６を設けると、α線によって発生した電子に対
する障壁となるばかシでなく、第２６図に示した実施例
と同様に空乏層が縮まることによる空乏層容量の増加が
得られ、さらにＣＩが増大する。

また、α線による電子と正孔の影譬を軽減するために、
第４９図に示し友高濃度層２６を８１基板とみたて、Ｓ
ｉ基板１ｏをｎ型とし、このｎ型基板と高一度層２６で
形成する接合に逆バイアスをしておき（Ｉｎを＋、Ｐ型
を−）、この接合の空乏層内で発した電子と正孔をこの
接合に電流として逃がしてやれば、さらに耐α線性能が
上昇する。

また３ｉ基板１０を高濃度層２６よシさらに高濃度にす
ると、基板内で発生した電子−正孔対が自らで貴結合し
て消滅する確率が高まシ、耐α線に対する性能が向上す
る。この場合には、Ｐ９型のＢｉ基板上にエピタキシャ
ル成長法でＰ型層を成長させ、このＰ型層を基板として
メモリセルを形成すればよい。

以上ＳＯＩを用いた実施例の説明では、キャパシタを第
２７図に示すように直方体とした。これを第２０図〜第
２４図に示したように加工最小寸法ＬＨでキザミを入れ
ると、同僚に大幅にキャパシタ面積ひいてはＣｓを増大
させることがでさる。

第５０図にその鳥カン図を示し、第５１図にその平面図
を示す。キャパシタ領域１６の一辺が、またＬｙｅｓの
２〜３＠以上あるときは、すべてこのキザミを入ｊＬる
ことができる。

また以下に示す実施例では、最小加工ピッチの２培のピ
ッチでパターンが形成できる。すなわち第５２図に示す
ように１００〜１０００１ｍ庫のフィールドｓ　ｉ　ｏ
、膜１１を加工ピッチ２Ｌｊｌｌｌ！で形成する。これ
は全体に厚いｓｉｏ、膜１１を形成し、不必要な部分を
ドライエツチングで除去し、嘔らにその後全体に薄いｓ
ｉｏ、膜１１１を形成すればよい。

次に１５３Ｎに示すように、５０〜１１０００ｎ厚のＬ
ＯＣＯ８ｓ　ｉｎ　Ｎ４　膜３１を被着する、この後第
５４図に示すように全体にｓｉ、Ｎ、膜３１をドライエ
ツチングすると、エツチングに方向性があることから、
フィールド酸化膜の端部にｓ　ｉ、　Ｎ。

膜３１が残る。

この恢１００〜ｉｏｏｏｎｍ厚に熱酸化すると、Ｓ’ｍ
Ｎ４３１の被着されていないｓゑ基板上の薄い酸化膜部
に厚いフィールド酸化膜１１２が形成される。その後、
第５６図に示すように８　’ｓ　Ｎ４膜３１を除去し、
薄い酸化膜１１１が除去されるまでエツチングする。こ
れによって、Ｌｏｃｏｓエッチマスク婢３６が形成され
、これらのｓｉｏ。

膜１１，１１２をマスクとして８ｉ基板１ｏをドライエ
ツチングすると、第５７図に示すようにエッチ溝１７が
形成される。このときエッチ溝のピッチはＬｌｌｌｌｌ
とな９、第５２図に示した最初のフィールド酸化膜マス
クのピッチ２Ｌ１１ＩＩｉの２倍となった。エッチ＃＃
１７の幅は少なくともｉｏｏｎｍで、深さ５μｍ程度が
可能である。幅を拡げると深さも増す。幅を拡大するに
は、８ｉ１Ｎ４膜３１の厚さを大とすればよいが、細い
溝でもドライエッチ＆、ＨＦ−ＨＮｏ、系溶液エツチン
グ液で拡大することもできる。ドライエッチされた１９
ｉ表面は、一般に汚染や結晶欠陥が発生しやすいので、
溶液エツチングはこれらの発生しやすい賛を除去できる
点で優れている。

また本実施例では、Ｓｉ、Ｎ、膜３１を利用した方法を
示したが、基本的にはドライエツチングのマスク材を予
め加工したエッヂに残存させればよい。例えば、第５４
図に示した工程の後、ｓｉｏ。

膜をエツチングで除去す、ると、第５８図に示すように
ｓ　ｉ、　Ｎ、膜３１のみが残存する。仮にＢｓ基板１
０をエツチングし、かつＳｉ、Ｎ４　膜ｔエツチングし
ないドライエツチングを用いると、第５９図に示すよう
にｍ５７図と逆パターンとなり、ｓ　１ｓｆｉｌ＋４膜
の存在する下がエツチングされない。

従って、ドライエツチングの各極膜のエツチング速度を
勘案して、マスク材料を選択すればよい。

以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでい否。従って各工程には也々な１・１） 代替案があるが、本発明は基板に形成した溝の側壁をキ
ャパシタの一部とする基本概念は変らない。

たとえば第２９図〜第３０図に説明した基板接続孔の形
成法は、キャパシタ絶縁膜の上層が５ｉｓＮ４膜１９で
形成され、これが多結晶Ｓｉのプレート８の酸化の際に
酸化されないので本方法が採用できる。

たとえば第６０図に示すように、キャパシタ絶縁膜がＴ
ｍ＠Ｏ＠　、　Ｎ　ｂ　Ｏが８００〜１０００Ｃ，酸素
雰囲気中の処理に耐えないような非耐酸化性膜３７であ
ると、多結晶Ｂ＋プレート８を酸化して第１贋間絶縁膜
を形成することができないので第６０図に示すように、
非耐酸化性膜３７の端部を櫟うようにｓ　ｓ、　Ｎ、膜
で代表される耐酸化性第１盾間絶縁膜３８を被着するこ
とになる。このとき基板接続孔９はプレート８や非耐酸
化性絶縁膜の孔と別個にパターン合せを必要とし、これ
らの孔の間に合せ余裕を必要とする。また耐酸化性キャ
パシタ絶縁膜でも同方法を採用することもできる。

また本発明を、ワード線４がメモリセルアレー内で連続
的なゲートとして説明したが、第６１図に示すように、
メモリセル内の多結晶ｓ門のトランスファゲート３９を
１つあるいは複数ケに対して、コンタクト孔４０を介し
てＡｔのワード線４で接続する方法もある。こうすると
従来から多くの実績のある多結晶Ｓｉゲートの信頼性と
、Ａｔの抵抗の低いことから、高速のメモリのスイッチ
ング時間をうろことができる。第６１図は第４６図に示
した実施例の場合を借シて説明したが、本発明の趣旨か
らすべてのメモリセルに適用しうる。

ま九本発明の趣旨は５．基板に堀り込んだ鍔の側壁をキ
ャパシタの１部とすることにある。従って基板の溝以外
の部分、たとえば基板表面部、あるいは従来から知られ
ている多結晶５ｉ−８ｉ１Ｎ４膜−多結晶Ｓｉで構成さ
れる積層コンデンサーを基板表面上に形成して、これを
側壁部のキャパシタと並列に接続してさらにＣＩを大と
しても、本発明の趣旨は損われることはない。

またスイッチトランジスタは、ＳＯＩ層中でＢｉ基板と
平行に形成されているが、ｍ６２図に示すようにＳ　Ｏ
Ｉ層２７の縦方向に、トランジスタチャネル部２８を形
成することもできる。本縦型チャネルト２ンジスタは、
以上説明してきたＳＯＩを用いるすべてのメモリセルに
適用しうる。

また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
Ｏ８トランジスタを用いて説明し友が、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡＢＶｉＢやＡｔに、Ｂ
Ｆｉすｙ、Ａｓ、８ｂなどに置換すればよい。

以上本発明を詳細な実施例によって説明−してきたが、
スイッチトランジスタを基板面に形成したものでは同平
面面積で従来屋のメモリセルよシキャパシタ容量Ｃ−で
２〜３倍、ＳＯＩ層中に形成したものは数倍のＣｓ増加
を期待しうる。実際にハ、溝の形状の完全に直平面で構
成されるわけではなく、多少丸みを帯び、また微細部で
のリングラフィの解像力低下のため設計形状が正方形で
あったとしても、円形になる場合があるが、この場合で
もＣＩの減少は１０〜２０％にとどまる。

・線によるダイナ２ツクメモｉ誤動作は、Ｃｍが１０％
増加しても１桁以上改善される場合が多いので、Ｃ−の
２倍以上の増加はその規模のメモリの信頼性を上昇する
ばかりでなく、さらに大規模のメモリ実現を可能とする
。

【図面の簡単な説明】

第１図〜＃１５図は従来のメモリセルを説明する図、第
６図〜第６２図は本発明の実施例を示す図である。 １・・・キャパシタ、２・・・スイッチトランジスタ、
３・・・ビット線、４・・・ワード線、５・・・センス
アンプ、６・・・寄生容量、７・・・活性領域、８・・
・プレート、９・・・コンタクト孔、１０・・・Ｓｉ基
板、１１・・・フィールド酸化膜、１２・・・ゲート酸
化膜、１３・・・第１層間絶縁膜、１４・・・第２１−
聞納縁膜、１５・・・拡散層、１６・・・キャパシタ領
域、１７・・・鳥、１８・・・キャパシタＳｉ□、膜、
１９−・・キャパシタ８’５Ｎａｔｋ、２０・・・アイ
ソレーション高１１に度層、２１・・・アイソレーショ
ンウェル、２２・・・孔、２３・・・突出部、２４・・
・突出柱、２５・・・キャパシタ電極、２６・・・キャ
パシタ高濃度層、２７・・・・給−膜上エピタキシャル
層（ＳＯＩ）、２Ｂ・・・スイッチトランジスタチャネ
ル部、２９・・・基板接続孔、３０・・・下敷ｓｉｏ。 膜、３１　・・・ＬＯＣＯ８−８１ａＮａ　Ｍ、　３２
”・８０　Ｉフィールド酸化膜、３３・・・被覆酸化膜
、３４・・・下敷多結晶Ｓｉ膜、３５・・・多結晶Ｓｉ
ビット線、３６・・・ＬＯＣＯＳエッチマスク溝、３７
・・・非耐酸化性絶縁膜、３８・・・耐酸化性！１層間
絶縁膜−３９・・・トランスファーゲート、３９・・・
トランスファ　−１７図 ￥３２　　図 ￥Ｊ３図 ￥Ｊ　４　図 ６ 第　５　図 第　６　図 ６ 冨　７　図 ノア ′ＦＪｇ　　図 ｙ、　　＋ｚ　　口 ％　　１３　　図 ￥Ｊ１４　　図 ％　１５　　図 ′ｆＪ１６　　日 第　　１ｑ　　　図 ｆＪｔｇ図 ″”ｆ）ｔｑ５ ＹＪ２１　　図 ′Ｓ２６図 第　２１　１￥１ 第２ｇ図 ′！ｆ−Ｊ２？　　邑 ｆＪ、３２　　薗 ？Ｑ＋ 第　３３　　図 冨　３４　　口 罵　３５　　図 ’％　　３６　　図 １７ ￥Ｊ　　３１　図 ￥、　　　３９　　図 １ＰｉＩＬｏ因 η　４１　　図 畜　ｄ２　　図 η　４３　　図 嘉　４４　　邑 ”ｆ、　　ａｓ　　　邑 ■４６図 ！４７図 ％　　４ｅ　　図 Ｖｉ、　４（１１図 第　５θ　図 ２ 猶　５１　　　図 ４ Ｔ　ｓｚ　図 第　５３　　図、。 ￥Ｊ　５５　国 ％　　５／Ｓ　　図 ｖ１５７図 ＹＪｓｇ　　図 ￥１　　ｓｔｙ　　図 ′￥ｉ　−６０図 ムリ −２７３−。 ￥５　　Ａ／　　図 Ｄ 罰　ｇｚ　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面領域に設けられた溝により囲まれ
   て他と分離された島状領域の側壁を含む面を蓄積容量の
   １部とし、該蓄積容量部の信号′区荷を読みとるスイッ
   チ用トランジスタを備えてなるメモリセルを複数個有し
   てなることを特徴とする半導体メモリ。 ２、半導体基板に溝を形成し、線溝によって他と分離さ
   れた複数の柱状島領域を形成する工程と、咳柱状島領域
   の側壁および上面壁に絶縁膜を形成し、該絶縁膜上にプ
   レート電極を形成する工程と、前記柱状島領域内又はそ
   の上部にスイッチ用トランジスタを形成する工程とを有
   してなることを特徴とする半導体メモリの製造方法。