JPH04250667A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ（Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ｏｎＩｎｓｕｌａｔｏｒ）構造を
有する半導体装置及びその製造方法に関するものである
。
ｏｎｄｕｃｔｏｒ ｏｎＩｎｓｕｌａｔｏｒ）構造を
有する半導体装置及びその製造方法に関するものである
。
【０００２】
【従来の技術】ＳＯＩ構造は、半導体素子形成のための
能動領域を半導体基板から絶縁することが出来る。この
ため、配線の寄生容量の低減が図れる等の理由から半導
体素子の動作速度の向上が期待出来る。またこの構造を
積み重ねることにより三次元構造の集積回路が得られる
ため半導体装置のより一層の高集積化が期待出来る。
能動領域を半導体基板から絶縁することが出来る。この
ため、配線の寄生容量の低減が図れる等の理由から半導
体素子の動作速度の向上が期待出来る。またこの構造を
積み重ねることにより三次元構造の集積回路が得られる
ため半導体装置のより一層の高集積化が期待出来る。
【０００３】このようなＳＯＩ構造は、従来は、例えば
文献（「ＬＳＩハンドブック」電子通信学会編、オーム
社、（昭和５９年１１月３０日）ｐ．３８８〜３９０）
に開示されているように、堆積膜再結晶法、単結晶分離
法、エピタキシャル堆積法等を用い製造されていた。
文献（「ＬＳＩハンドブック」電子通信学会編、オーム
社、（昭和５９年１１月３０日）ｐ．３８８〜３９０）
に開示されているように、堆積膜再結晶法、単結晶分離
法、エピタキシャル堆積法等を用い製造されていた。
【０００４】例えば単結晶分離法の一種であるＳＩＭＯ
Ｘ法を用いＳＯＩ構造を形成し、その後その半導体層部
分にＭＯＳＦＥＴを製造する場合、以下のような方法が
とられていた。図７（Ａ）及び（Ｂ）はその説明に供す
る工程図であり、素子断面を用いて示した工程図である
。
Ｘ法を用いＳＯＩ構造を形成し、その後その半導体層部
分にＭＯＳＦＥＴを製造する場合、以下のような方法が
とられていた。図７（Ａ）及び（Ｂ）はその説明に供す
る工程図であり、素子断面を用いて示した工程図である
。
【０００５】先ず、シリコン基板１１全面に、加速電圧
３００ＫｅＶ、ドーズ量１０１８／ｃｍ２程度の条件で
酸素（Ｏ＋）イオンが注入される。
３００ＫｅＶ、ドーズ量１０１８／ｃｍ２程度の条件で
酸素（Ｏ＋）イオンが注入される。
【０００６】次に、このシリコン基板１１が熱処理され
る。この熱処理において、シリコン基板１１表面から所
定の深さの位置に先に注入された酸素の作用により埋込
ＳｉＯ２層（即ち絶縁層）１３が形成され、また、シリ
コン基板１１の、埋込ＳｉＯ２層１３上の部分１５（こ
の部分を以下、ＳＯＩ半導体層１５と称することもある
。）の結晶性回復がなされる（図７（Ａ））。
る。この熱処理において、シリコン基板１１表面から所
定の深さの位置に先に注入された酸素の作用により埋込
ＳｉＯ２層（即ち絶縁層）１３が形成され、また、シリ
コン基板１１の、埋込ＳｉＯ２層１３上の部分１５（こ
の部分を以下、ＳＯＩ半導体層１５と称することもある
。）の結晶性回復がなされる（図７（Ａ））。
【０００７】次に、このＳＯＩ半導体層１５上に、通常
のＭＯＳＦＥＴ形成手順により、ゲート酸化膜１７及び
ゲート電極１９が形成され、さらに、このＳＯＩ半導体
層１５の、ゲート電極１９の両側部分にソース・ドレイ
ン領域２１が形成される（図７（Ｂ））。
のＭＯＳＦＥＴ形成手順により、ゲート酸化膜１７及び
ゲート電極１９が形成され、さらに、このＳＯＩ半導体
層１５の、ゲート電極１９の両側部分にソース・ドレイ
ン領域２１が形成される（図７（Ｂ））。
【０００８】ＳＯＩ構造を有するこのようなＭＯＳＦＥ
Ｔでは、ソースドレインの接合容量がＳＯＩ構造を有さ
ない通常のＭＯＳＦＥＴより極端に小さくなるので、動
作速度の高速化が図れた。また、ＣＭＯＳを構成した場
合は、ｎＭＯＳ及びｐＭＯＳが絶縁膜によってシリコン
基板から分離されていることから、ラッチアップの問題
等が生じないという利点が得られた。
Ｔでは、ソースドレインの接合容量がＳＯＩ構造を有さ
ない通常のＭＯＳＦＥＴより極端に小さくなるので、動
作速度の高速化が図れた。また、ＣＭＯＳを構成した場
合は、ｎＭＯＳ及びｐＭＯＳが絶縁膜によってシリコン
基板から分離されていることから、ラッチアップの問題
等が生じないという利点が得られた。
【０００９】
【発明が解決しようとする課題】しかしながら、ＳＩＭ
ＯＸ法によるＳＯＩ構造の製造方法では、シリコン基板
１１に酸素イオンを１０１８／ｃｍ２オーダーという極
めて高いドーズ量で注入し埋込ＳｉＯ２層１３を形成す
るため、ＳＯＩ半導体層１５となる基板部分はイオン注
入の際に大きな損傷を受ける。このため、この部分の損
傷をその後の熱処理で完全に回復させることは不可能で
あった。ＳＯＩ半導体層１５はこれにＭＯＳＦＥＴを形
成する場合であればチャネルが形成される領域となるか
ら、この層の結晶欠陥はＭＯＳＦＥＴの駆動能力（ｇｍ
）の低下、長期信頼性の低下、リーク電流の増大を招く
といった問題があった。
ＯＸ法によるＳＯＩ構造の製造方法では、シリコン基板
１１に酸素イオンを１０１８／ｃｍ２オーダーという極
めて高いドーズ量で注入し埋込ＳｉＯ２層１３を形成す
るため、ＳＯＩ半導体層１５となる基板部分はイオン注
入の際に大きな損傷を受ける。このため、この部分の損
傷をその後の熱処理で完全に回復させることは不可能で
あった。ＳＯＩ半導体層１５はこれにＭＯＳＦＥＴを形
成する場合であればチャネルが形成される領域となるか
ら、この層の結晶欠陥はＭＯＳＦＥＴの駆動能力（ｇｍ
）の低下、長期信頼性の低下、リーク電流の増大を招く
といった問題があった。
【００１０】また、ＳＩＭＯＸ法以外の方法として、上
記文献に開示のように、シリコン基板上に形成した絶縁
膜上にポリシリコン膜を堆積後、このポリシリコン膜を
レーザで結晶化させＳＯＩ構造を得る、堆積膜再結晶法
等もあるが、これにおいても堆積膜の再結晶化を完全に
行うことは不可能であった。
記文献に開示のように、シリコン基板上に形成した絶縁
膜上にポリシリコン膜を堆積後、このポリシリコン膜を
レーザで結晶化させＳＯＩ構造を得る、堆積膜再結晶法
等もあるが、これにおいても堆積膜の再結晶化を完全に
行うことは不可能であった。
【００１１】この発明はこのような点に鑑みなされたも
のであり、従ってこの出願の第一発明の目的はＳＯＩ構
造を有する半導体装置であって、半導体素子が作り込ま
れる半導体層の結晶性が従来より優れる半導体装置を提
供することにある。
のであり、従ってこの出願の第一発明の目的はＳＯＩ構
造を有する半導体装置であって、半導体素子が作り込ま
れる半導体層の結晶性が従来より優れる半導体装置を提
供することにある。
【００１２】また、この出願の第二及び第三発明の目的
は第一発明の半導体装置を容易に製造出来る方法を提供
することにある。
は第一発明の半導体装置を容易に製造出来る方法を提供
することにある。
【００１３】
【課題を解決するための手段】この目的の達成を図るた
め、この出願の第一発明によれば、絶縁膜上に半導体層
を具え該半導体層に半導体素子が作り込まれている構成
の半導体装置において、前述の半導体層は、半導体基板
の一部を該半導体基板の主平面に対し略垂直に凸状に残
存させた半導体基板部分で構成してあり、前述の絶縁膜
は、前述の凸状に残存させた半導体基板部分の側面の一
部に接して設けてあり、前述の半導体素子は、前述の凸
状に残存させた半導体基板部分の、前述の絶縁膜を設け
た側面と対向する側面側に作り込んであることを特徴と
する。
め、この出願の第一発明によれば、絶縁膜上に半導体層
を具え該半導体層に半導体素子が作り込まれている構成
の半導体装置において、前述の半導体層は、半導体基板
の一部を該半導体基板の主平面に対し略垂直に凸状に残
存させた半導体基板部分で構成してあり、前述の絶縁膜
は、前述の凸状に残存させた半導体基板部分の側面の一
部に接して設けてあり、前述の半導体素子は、前述の凸
状に残存させた半導体基板部分の、前述の絶縁膜を設け
た側面と対向する側面側に作り込んであることを特徴と
する。
【００１４】なお、ここでいう略垂直とは、垂直の場合
、概ね垂直の場合の両者を含む意味である。
、概ね垂直の場合の両者を含む意味である。
【００１５】また、この出願の第二発明によれば、第一
発明の半導体装置を製造するに当たり、前述の凸状に残
存させた半導体基板部分の形成は、半導体基板に所定の
凹部を形成し、該凹部内と、該凹部周囲の、該凹部の縁
から所定の位置までの基板部分上とに絶縁膜を形成し、
該絶縁膜をマスクとして前記半導体基板をその厚さ方向
に所定量エッチングすることにより行い、前述の絶縁膜
は、前述の凹部内に形成した絶縁膜により構成すること
を特徴とする。
発明の半導体装置を製造するに当たり、前述の凸状に残
存させた半導体基板部分の形成は、半導体基板に所定の
凹部を形成し、該凹部内と、該凹部周囲の、該凹部の縁
から所定の位置までの基板部分上とに絶縁膜を形成し、
該絶縁膜をマスクとして前記半導体基板をその厚さ方向
に所定量エッチングすることにより行い、前述の絶縁膜
は、前述の凹部内に形成した絶縁膜により構成すること
を特徴とする。
【００１６】なお、この第二発明の実施に当たり、該凹
部周囲の、該凹部の縁から所定の位置までの基板部分上
に形成する絶縁膜を、二箇所で不連続となるよう形成す
るのが好適である。
部周囲の、該凹部の縁から所定の位置までの基板部分上
に形成する絶縁膜を、二箇所で不連続となるよう形成す
るのが好適である。
【００１７】また、この出願の第三発明によれば、第一
発明の半導体装置を製造するに当たり、前述の凸状に残
存させた半導体基板部分の形成は、半導体基板を選択的
に除去し該半導体基板上に島状の半導体基板部分を形成
することにより行い、前述の絶縁膜の形成は、前述の島
状の半導体基板部分の側面の一部に絶縁膜を形成するこ
とにより行うことを特徴とする。
発明の半導体装置を製造するに当たり、前述の凸状に残
存させた半導体基板部分の形成は、半導体基板を選択的
に除去し該半導体基板上に島状の半導体基板部分を形成
することにより行い、前述の絶縁膜の形成は、前述の島
状の半導体基板部分の側面の一部に絶縁膜を形成するこ
とにより行うことを特徴とする。
【００１８】
【作用】この出願の第一発明の構成によれば、ＳＯＩ構
造における半導体層は半導体基板の一部そのもので構成
される。また、この第一発明に係る半導体層はその主面
が半導体基板の主面に対し略垂直になるのでこの半導体
層の半導体基板の主面に占める面積は従来の半導体層の
それより極めて小さくなる。
造における半導体層は半導体基板の一部そのもので構成
される。また、この第一発明に係る半導体層はその主面
が半導体基板の主面に対し略垂直になるのでこの半導体
層の半導体基板の主面に占める面積は従来の半導体層の
それより極めて小さくなる。
【００１９】また、この出願の第二発明の構成によれば
、凹部内に埋込まれた絶縁膜によりＳＯＩ構造における
絶縁膜が構成されるようになり、また、絶縁膜をマスク
として半導体基板をセルフアライン的にエッチングする
ことによりＳＯＩ構造における半導体層が形成される。 さらに、イオン注入や再結晶化を行うことなく、ＳＯＩ
構造における絶縁膜及び半導体層が得られる。
、凹部内に埋込まれた絶縁膜によりＳＯＩ構造における
絶縁膜が構成されるようになり、また、絶縁膜をマスク
として半導体基板をセルフアライン的にエッチングする
ことによりＳＯＩ構造における半導体層が形成される。 さらに、イオン注入や再結晶化を行うことなく、ＳＯＩ
構造における絶縁膜及び半導体層が得られる。
【００２０】また、この第二発明の実施に当たり、凹部
周囲の、該凹部の縁から所定の位置までの基板部分上に
形成する絶縁膜を二箇所で不連続となるよう形成する構
成によれば、この絶縁膜及び凹部内に埋込まれた絶縁膜
をマスクとし半導体基板をエッチングした後凹部内に埋
込まれた絶縁膜部分側面に残存する半導体基板部分は２
つの部分に分断される構造になる。このため、この２つ
の部分の一方にｐＭＯＳを他方にｎＭＯＳを形成するこ
とが出来るのでＣＭＯＳの製造が容易になる。
周囲の、該凹部の縁から所定の位置までの基板部分上に
形成する絶縁膜を二箇所で不連続となるよう形成する構
成によれば、この絶縁膜及び凹部内に埋込まれた絶縁膜
をマスクとし半導体基板をエッチングした後凹部内に埋
込まれた絶縁膜部分側面に残存する半導体基板部分は２
つの部分に分断される構造になる。このため、この２つ
の部分の一方にｐＭＯＳを他方にｎＭＯＳを形成するこ
とが出来るのでＣＭＯＳの製造が容易になる。
【００２１】また、この出願の第三発明の構成によれば
、イオン注入や再結晶化を行うことなく、ＳＯＩ構造に
おける絶縁膜及び半導体層が得られる。
、イオン注入や再結晶化を行うことなく、ＳＯＩ構造に
おける絶縁膜及び半導体層が得られる。
【００２２】
【実施例】以下、図面を参照して第一〜第三発明の各実
施例について説明する。なお、説明に用いる各図はこれ
ら発明を理解出来る程度に各構成成分の寸法、形状、配
置関係等を概略的に示してある。 ＜第一発明の説明＞図１は第一発明の半導体装置の実施
例の説明に供する要部斜視図である。
施例について説明する。なお、説明に用いる各図はこれ
ら発明を理解出来る程度に各構成成分の寸法、形状、配
置関係等を概略的に示してある。 ＜第一発明の説明＞図１は第一発明の半導体装置の実施
例の説明に供する要部斜視図である。
【００２３】この実施例の半導体装置は、半導体基板と
しての例えばシリコン基板３１上に、このシリコン基板
３１の一部をその主平面に対し略垂直に凸状に残存させ
たシリコン基板部分３１ａ（以下、凸状のシリコン基板
部分３１ａ。）と、該凸状のシリコン基板部分３１ａ近
傍にこれと平行な位置関係でシリコン基板３１の一部を
その主平面に対し略垂直に凸状に残存させた、もう一つ
のシリコン基板部分３１ｂ（以下、凸状のシリコン基板
部分３１ｂ。）とを具えている。
しての例えばシリコン基板３１上に、このシリコン基板
３１の一部をその主平面に対し略垂直に凸状に残存させ
たシリコン基板部分３１ａ（以下、凸状のシリコン基板
部分３１ａ。）と、該凸状のシリコン基板部分３１ａ近
傍にこれと平行な位置関係でシリコン基板３１の一部を
その主平面に対し略垂直に凸状に残存させた、もう一つ
のシリコン基板部分３１ｂ（以下、凸状のシリコン基板
部分３１ｂ。）とを具えている。
【００２４】さらに、この実施例の半導体装置は、２つ
の凸状のシリコン基板部分３１ａ，３１ｂの互いが対向
する側面間にこれら側面に接するように絶縁膜３３を具
えている。
の凸状のシリコン基板部分３１ａ，３１ｂの互いが対向
する側面間にこれら側面に接するように絶縁膜３３を具
えている。
【００２５】この構成において、２つの凸状のシリコン
基板部分３１ａ，３１ｂ各々が、ＳＯＩ構造における半
導体素子形成用の半導体層となり、絶縁膜３３がＳＯＩ
構造における絶縁膜となる。
基板部分３１ａ，３１ｂ各々が、ＳＯＩ構造における半
導体素子形成用の半導体層となり、絶縁膜３３がＳＯＩ
構造における絶縁膜となる。
【００２６】さらにこの実施例の半導体装置では、２つ
の凸状のシリコン基板部分３１ａ，３１ｂ各々の、絶縁
膜３３を設けた側面と対向する側面側に、電界効果トラ
ンジスタ（以下、ＦＥＴ）３５をそれぞれ作り込んであ
る。
の凸状のシリコン基板部分３１ａ，３１ｂ各々の、絶縁
膜３３を設けた側面と対向する側面側に、電界効果トラ
ンジスタ（以下、ＦＥＴ）３５をそれぞれ作り込んであ
る。
【００２７】図１中、３５ａはこのＦＥＴ３５のゲート
絶縁膜、３５ｂはゲート電極、３５ｃはソース・ドレイ
ン領域である。また、３７はシリコン基板３１とゲート
電極３５ｂとの間を電気的に絶縁するための絶縁膜であ
る。さらに、３９はソース・ドレイン領域３５ｃとシリ
コン基板３１との境界である。
絶縁膜、３５ｂはゲート電極、３５ｃはソース・ドレイ
ン領域である。また、３７はシリコン基板３１とゲート
電極３５ｂとの間を電気的に絶縁するための絶縁膜であ
る。さらに、３９はソース・ドレイン領域３５ｃとシリ
コン基板３１との境界である。
【００２８】２つの凸状のシリコン基板部分３１ａ，３
１ｂ各々に作り込むＦＥＴの型は設計に応じ決定出来る
。例えば、２つの凸状のシリコン基板部分３１ａ，３１
ｂの一方にｎＭＯＳＦＥＴを、他方にｐＭＯＳＦＥＴを
作り込むことも勿論可能である。これによれば、ＣＭＯ
ＳＦＥＴが容易に得られる。
１ｂ各々に作り込むＦＥＴの型は設計に応じ決定出来る
。例えば、２つの凸状のシリコン基板部分３１ａ，３１
ｂの一方にｎＭＯＳＦＥＴを、他方にｐＭＯＳＦＥＴを
作り込むことも勿論可能である。これによれば、ＣＭＯ
ＳＦＥＴが容易に得られる。
【００２９】上述においては、第一発明の実施例につい
て説明したが、この発明はこの例に限られるものではな
い。
て説明したが、この発明はこの例に限られるものではな
い。
【００３０】例えば、凸状のシリコン基板部分３１ａ，
３１ｂの大きさ、形状は、ここに作り込む半導体素子の
種類、その数等により任意に変更することが出来る。
３１ｂの大きさ、形状は、ここに作り込む半導体素子の
種類、その数等により任意に変更することが出来る。
【００３１】また、これら凸状のシリコン基板部分３１
ａ，３１ｂの位置関係は実施例に限られず任意なものと
出来る。もちろん、凸状のシリコン基板部分の数は、２
つに限られないことは明らかである。
ａ，３１ｂの位置関係は実施例に限られず任意なものと
出来る。もちろん、凸状のシリコン基板部分の数は、２
つに限られないことは明らかである。
【００３２】また、凸状のシリコン基板部分に作り込む
半導体素子は、ＦＥＴに限られず他のものであっても勿
論良い。
半導体素子は、ＦＥＴに限られず他のものであっても勿
論良い。
【００３３】また、上述の実施例では、半導体基板をシ
リコン基板としているが、この発明は半導体基板を他の
ものとした場合にも適用出来る。 ＜第二発明の説明＞次に、図１を用いて説明した半導体
装置を製造する例により第二発明の実施例を説明する。 図２、図３、図４（Ａ）及び（Ｂ）並びに図５はその説
明に供する工程図である。図２、図３は平面図及び断面
図を以って、図４及び図５は断面図を以って示してある
。なお、図２及び図３における平面図はいずれも半導体
基板の主面の上方から見て示したものであり、図２〜図
４における断面図はいずれも図１のＩ−Ｉ線相当位置で
の断面を示したものである。
リコン基板としているが、この発明は半導体基板を他の
ものとした場合にも適用出来る。 ＜第二発明の説明＞次に、図１を用いて説明した半導体
装置を製造する例により第二発明の実施例を説明する。 図２、図３、図４（Ａ）及び（Ｂ）並びに図５はその説
明に供する工程図である。図２、図３は平面図及び断面
図を以って、図４及び図５は断面図を以って示してある
。なお、図２及び図３における平面図はいずれも半導体
基板の主面の上方から見て示したものであり、図２〜図
４における断面図はいずれも図１のＩ−Ｉ線相当位置で
の断面を示したものである。
【００３４】はじめに、図２に示すように、シリコン基
板３１の所定領域に、この実施例の場合、開口部の平面
形状が長方形状の凹部４１を、公知のフォトリソグラフ
ィ技術及びエッチング技術を用いて形成する。ここで凹
部４１の深さＤは、この実施例の場合最終的にＦＥＴの
ゲート幅方向となるのでそれに応じた寸法とする。この
実施例では１〜５μｍとしている。勿論凹部４１の形状
、深さは一例であり半導体装置の設計に応じ変更出来る
。
板３１の所定領域に、この実施例の場合、開口部の平面
形状が長方形状の凹部４１を、公知のフォトリソグラフ
ィ技術及びエッチング技術を用いて形成する。ここで凹
部４１の深さＤは、この実施例の場合最終的にＦＥＴの
ゲート幅方向となるのでそれに応じた寸法とする。この
実施例では１〜５μｍとしている。勿論凹部４１の形状
、深さは一例であり半導体装置の設計に応じ変更出来る
。
【００３５】次に、凹部４１形成済みのシリコン基板３
１上全面に例えばＣＶＤ法等の好適な方法により絶縁膜
として例えばシリコン酸化膜（ＳｉＯ２膜）を堆積させ
る（図示せず）。その後、このシリコン酸化膜を、これ
が凹部４１内と、該凹部４１周囲の、該凹部４１の縁か
ら所定の位置Ｌまでのシリコン基板部分上とに残存する
ように、公知のフォトリソグラフィ技術及びエッチング
技術によりパターニングする。なおこのパターニングを
この実施例では、凹部４１周囲の、該凹部４１の縁から
所定の位置Ｌまでのシリコン基板部分上の二箇所でシリ
コン酸化膜が不連続になるように、具体的には凹部４１
の長方形状の開口の２つの短辺に沿う領域にはシリコン
酸化膜が残らないように、行っている。
１上全面に例えばＣＶＤ法等の好適な方法により絶縁膜
として例えばシリコン酸化膜（ＳｉＯ２膜）を堆積させ
る（図示せず）。その後、このシリコン酸化膜を、これ
が凹部４１内と、該凹部４１周囲の、該凹部４１の縁か
ら所定の位置Ｌまでのシリコン基板部分上とに残存する
ように、公知のフォトリソグラフィ技術及びエッチング
技術によりパターニングする。なおこのパターニングを
この実施例では、凹部４１周囲の、該凹部４１の縁から
所定の位置Ｌまでのシリコン基板部分上の二箇所でシリ
コン酸化膜が不連続になるように、具体的には凹部４１
の長方形状の開口の２つの短辺に沿う領域にはシリコン
酸化膜が残らないように、行っている。
【００３６】図３は、シリコン酸化膜のパターニングを
終えた後の試料の様子を示したものである。凹部４１内
と、凹部４１の長方形状の開口の長辺に沿う領域であっ
て凹部４１の縁部から距離Ｌまでのシリコン基板部分上
とに、図１に示した絶縁膜３３に相当するシリコン酸化
膜が残存している。なお、この寸法Ｌにより、図１に示
した凸状のシリコン基板部分３１ａ，３１ｂの厚さ、即
ちＳＯＩ構造における半導体層の厚さが決定される。こ
の寸法Ｌは、設計に応じ決定されるものであるが、この
実施例では０．０５〜０．２μｍ程度としている。
終えた後の試料の様子を示したものである。凹部４１内
と、凹部４１の長方形状の開口の長辺に沿う領域であっ
て凹部４１の縁部から距離Ｌまでのシリコン基板部分上
とに、図１に示した絶縁膜３３に相当するシリコン酸化
膜が残存している。なお、この寸法Ｌにより、図１に示
した凸状のシリコン基板部分３１ａ，３１ｂの厚さ、即
ちＳＯＩ構造における半導体層の厚さが決定される。こ
の寸法Ｌは、設計に応じ決定されるものであるが、この
実施例では０．０５〜０．２μｍ程度としている。
【００３７】次に、絶縁膜３３をマスクとしてシリコン
基板３１をその厚さ方向に所定量エッチングする。この
実施例では、エッチング先端が凹部４１の底部と実質的
に同じ位置に達するまでエッチングを行っている。この
エッチングが終了すると、シリコン基板３１には凸状の
絶縁膜３３と、凸状のシリコン基板部分３１ａ、３１ｂ
とが形成される（図４（Ａ））。この第二発明の製造方
法によれば、ＳＯＩ構造の半導体層を構成する凸状のシ
リコン基板部分３１ａ，３１ｂと、ＳＯＩ構造における
絶縁膜を構成する絶縁膜３３とが、セルフアライン的に
形成されることが、理解出来る。
基板３１をその厚さ方向に所定量エッチングする。この
実施例では、エッチング先端が凹部４１の底部と実質的
に同じ位置に達するまでエッチングを行っている。この
エッチングが終了すると、シリコン基板３１には凸状の
絶縁膜３３と、凸状のシリコン基板部分３１ａ、３１ｂ
とが形成される（図４（Ａ））。この第二発明の製造方
法によれば、ＳＯＩ構造の半導体層を構成する凸状のシ
リコン基板部分３１ａ，３１ｂと、ＳＯＩ構造における
絶縁膜を構成する絶縁膜３３とが、セルフアライン的に
形成されることが、理解出来る。
【００３８】次に、シリコン基板３１上に絶縁膜３７例
えばシリコン酸化膜を、これが凸状のシリコン基板部分
３１ａ，３１ｂの下部に接するように、例えばＣＶＤ法
により例えば０．１μｍ程度の膜厚に形成する（図４（
Ｂ））。
えばシリコン酸化膜を、これが凸状のシリコン基板部分
３１ａ，３１ｂの下部に接するように、例えばＣＶＤ法
により例えば０．１μｍ程度の膜厚に形成する（図４（
Ｂ））。
【００３９】次に、凸状のシリコン基板部分３１ａ，３
１ｂ表面に例えば熱酸化法により５〜２０ｎｍ程度の膜
厚のゲート絶縁膜を形成し、その後、この試料上にゲー
ト電極形成材として例えばリンを１０２０ｃｍ−３程度
含んだｎ＋ポリシリコンを成膜する（図示せず）。次に
、このポリシリコン及びゲート絶縁膜を公知の技術によ
りゲート電極形状にパターニングして、ゲート絶縁膜３
５ａ及びゲート電極３５ｂを得る（図５）。
１ｂ表面に例えば熱酸化法により５〜２０ｎｍ程度の膜
厚のゲート絶縁膜を形成し、その後、この試料上にゲー
ト電極形成材として例えばリンを１０２０ｃｍ−３程度
含んだｎ＋ポリシリコンを成膜する（図示せず）。次に
、このポリシリコン及びゲート絶縁膜を公知の技術によ
りゲート電極形状にパターニングして、ゲート絶縁膜３
５ａ及びゲート電極３５ｂを得る（図５）。
【００４０】次に、ゲート電極３５ｂをマスクとしたセ
ルフアラインゲートプロセスにより、凸状のシリコン基
板部分３１ａ，３１ｂ各々にソース・ドレイン領域３５
ｃ形成のための不純物を注入する。この不純物注入はシ
リコン基板３１の主面に対し斜め方向から不純物を注入
することで行える。
ルフアラインゲートプロセスにより、凸状のシリコン基
板部分３１ａ，３１ｂ各々にソース・ドレイン領域３５
ｃ形成のための不純物を注入する。この不純物注入はシ
リコン基板３１の主面に対し斜め方向から不純物を注入
することで行える。
【００４１】このような手順によれば、図１に示した第
一発明の実施例の半導体装置が得られる。
一発明の実施例の半導体装置が得られる。
【００４２】なお、ソース・ドレイン領域からの電極取
り出し、保護膜形成作業等は公知の方法に行うことが出
来るのでこれらの説明は省略する。 ＜第三発明の説明＞この第三発明においては、凸状のシ
リコン基板部分３１ａ、３１ｂ及び絶縁膜３３を次のよ
うに形成する。図６（Ａ）及び（Ｂ）はその説明に供す
る要部工程図である。
り出し、保護膜形成作業等は公知の方法に行うことが出
来るのでこれらの説明は省略する。 ＜第三発明の説明＞この第三発明においては、凸状のシ
リコン基板部分３１ａ、３１ｂ及び絶縁膜３３を次のよ
うに形成する。図６（Ａ）及び（Ｂ）はその説明に供す
る要部工程図である。
【００４３】まず、シリコン基板３１上にその所定部分
が島状に残存するように、シリコン基板３１を公知のフ
ォトリソグラフィ技術及びエッチング技術により選択的
に除去する。このようにして得られた島状のシリコン基
板部分で上述の凸状のシリコン基板部分３１ａ，３１ｂ
を構成する（図６（Ａ））。
が島状に残存するように、シリコン基板３１を公知のフ
ォトリソグラフィ技術及びエッチング技術により選択的
に除去する。このようにして得られた島状のシリコン基
板部分で上述の凸状のシリコン基板部分３１ａ，３１ｂ
を構成する（図６（Ａ））。
【００４４】次に、２つの凸状のシリコン基板部分３１
ａ，３１ｂの互いが対向する側面間にこれら側面に接す
るように絶縁膜３３を公知の方法で形成する。
ａ，３１ｂの互いが対向する側面間にこれら側面に接す
るように絶縁膜３３を公知の方法で形成する。
【００４５】その後は、第二発明の実施例の項で説明し
たＭＯＳＦＥＴ形成手順と同様な手順で、凸状のシリコ
ン基板部分３１ａ，３１ｂ各々ににＭＯＳＦＥＴを形成
することにより、第一発明の実施例の半導体装置が得ら
れる。
たＭＯＳＦＥＴ形成手順と同様な手順で、凸状のシリコ
ン基板部分３１ａ，３１ｂ各々ににＭＯＳＦＥＴを形成
することにより、第一発明の実施例の半導体装置が得ら
れる。
【００４６】
【発明の効果】上述した説明からも明らかなように、こ
の出願の第一発明の半導体装置によれば、これに備わる
ＳＯＩ構造部の半導体層を半導体基板の一部そのもので
構成しているため、結晶性に優れる半導体層に半導体素
子が形成された半導体装置となる。従って、半導体素子
がＦＥＴである場合で考えると、駆動能力の低下、長期
信頼性の低下、リーク電流の増大が従来より少い半導体
装置の提供が期待出来る。
の出願の第一発明の半導体装置によれば、これに備わる
ＳＯＩ構造部の半導体層を半導体基板の一部そのもので
構成しているため、結晶性に優れる半導体層に半導体素
子が形成された半導体装置となる。従って、半導体素子
がＦＥＴである場合で考えると、駆動能力の低下、長期
信頼性の低下、リーク電流の増大が従来より少い半導体
装置の提供が期待出来る。
【００４７】さらに、この第一発明に係る半導体層はそ
の主面が半導体基板の主面に対し略垂直になるのでこの
半導体層の半導体基板の主面に占める面積は従来の半導
体層のそれより極めて小さくなる。このため、従来より
集積度が高い半導体装置が得られる。
の主面が半導体基板の主面に対し略垂直になるのでこの
半導体層の半導体基板の主面に占める面積は従来の半導
体層のそれより極めて小さくなる。このため、従来より
集積度が高い半導体装置が得られる。
【００４８】また、この出願の第二発明の製造方法によ
れば、第一発明の半導体装置に備わるＳＯＩ構造におけ
る絶縁膜及び半導体層をセルフアライン的に然もイオン
注入や再結晶化を行うことなく容易に形成することが出
来る。
れば、第一発明の半導体装置に備わるＳＯＩ構造におけ
る絶縁膜及び半導体層をセルフアライン的に然もイオン
注入や再結晶化を行うことなく容易に形成することが出
来る。
【００４９】また、この出願の第三発明の製造方法によ
れば、第一発明の半導体装置に備わるＳＯＩ構造におけ
る絶縁膜及び半導体層をイオン注入や再結晶化を行うこ
となく容易に形成することが出来る。
れば、第一発明の半導体装置に備わるＳＯＩ構造におけ
る絶縁膜及び半導体層をイオン注入や再結晶化を行うこ
となく容易に形成することが出来る。
【図１】第一発明の実施例の要部斜視図である。
【図２】第二発明の実施例の工程図である。
【図３】第二発明の実施例の図２に続く工程図である。
【図４】（Ａ）及び（Ｂ）は、第二発明の実施例の図３
に続く工程図である。
に続く工程図である。
【図５】第二発明の実施例の図４に続く工程図である。
【図６】第三発明の実施例の工程図である。
【図７】（Ａ）及び（Ｂ）は、従来技術の説明図である
。
。
３１：シリコン基板
３１ａ，３１ｂ：基板主平面に対し略垂直に凸状に残存
させたシリコン基板部分 ３３：絶縁膜 ３５：電界効果トランジスタ（ＦＥＴ）３５ａ：ゲート
絶縁膜 ３５ｂ：ゲート電極 ３５ｃ：ソース・ドレイン領域 ３７：絶縁膜
させたシリコン基板部分 ３３：絶縁膜 ３５：電界効果トランジスタ（ＦＥＴ）３５ａ：ゲート
絶縁膜 ３５ｂ：ゲート電極 ３５ｃ：ソース・ドレイン領域 ３７：絶縁膜
Claims (4)
- 【請求項１】 絶縁膜上に半導体層を具え該半導体層
に半導体素子が作り込まれている構成の半導体装置にお
いて、前記半導体層は、半導体基板の一部を該半導体基
板の主平面に対し略垂直に凸状に残存させた半導体基板
部分で構成してあり、前記絶縁膜は、前記凸状に残存さ
せた半導体基板部分の側面の一部に接して設けてあり、
前記半導体素子は、前記凸状に残存させた半導体基板部
分の、前記絶縁膜を設けた側面と対向する側面側に作り
込んであることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置を製造す
るに当たり、前記凸状に残存させた半導体基板部分の形
成は、半導体基板に所定の凹部を形成し、該凹部内と、
該凹部周囲の、該凹部の縁から所定の位置までの基板部
分上とに絶縁膜を形成し、該絶縁膜をマスクとして前記
半導体基板をその厚さ方向に所定量エッチングすること
により行い、前記絶縁膜は、前記凹部内に形成した絶縁
膜により構成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２に記載の半導体装置の製造方
法において、前記凹部周囲の、該凹部の縁から所定の位
置までの基板部分上に形成する絶縁膜を、二箇所で不連
続となるよう形成することを特徴とする半導体装置の製
造方法。 - 【請求項４】 請求項１に記載の半導体装置を製造す
るに当たり、前記凸状に残存させた半導体基板部分の形
成は、半導体基板を選択的に除去して該半導体基板上に
島状の半導体基板部分を形成することにより行い、前記
絶縁膜の形成は、前記島状の半導体基板部分の側面の一
部に絶縁膜を形成することにより行うことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP805391A JPH04250667A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP805391A JPH04250667A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250667A true JPH04250667A (ja) | 1992-09-07 |
Family
ID=11682594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP805391A Pending JPH04250667A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045204A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | リセスを備えたｓｏｉ構造の半導体素子及びその製造方法 |
| JP2006013521A (ja) * | 2004-06-28 | 2006-01-12 | Samsung Electronics Co Ltd | マルチチャンネルＦｉｎ電界効果トランジスタを備える半導体素子及びその製造方法 |
| JP2006522488A (ja) * | 2003-04-03 | 2006-09-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｆｉｎｆｅｔデバイス中の構造を形成する方法 |
| US7164175B2 (en) | 2003-07-31 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor device with silicon-film fins and method of manufacturing the same |
-
1991
- 1991-01-28 JP JP805391A patent/JPH04250667A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522488A (ja) * | 2003-04-03 | 2006-09-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｆｉｎｆｅｔデバイス中の構造を形成する方法 |
| JP2005045204A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | リセスを備えたｓｏｉ構造の半導体素子及びその製造方法 |
| US7164175B2 (en) | 2003-07-31 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor device with silicon-film fins and method of manufacturing the same |
| US7541245B2 (en) | 2003-07-31 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device with silicon-film fins and method of manufacturing the same |
| JP2006013521A (ja) * | 2004-06-28 | 2006-01-12 | Samsung Electronics Co Ltd | マルチチャンネルＦｉｎ電界効果トランジスタを備える半導体素子及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |