KR20010039879A - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 매립 절연막을 개재하여 반도체층이 형성된 SOI 기판의 반도체층상에 형성된 MOS 트랜지스터 및 상기 MOS 트랜지스터를 포함하는 반도체 회로의 동작 상태 및 대기 상태에서 상이한 바이어스 전압을 반도체 기판에 인가하기 위한 콘택트부를 포함하는 반도체장치에 관한 것이다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체장치 및 그의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 SOI 기판 또는 다층 SOI 기판상에 MOS 트랜지스터가 형성되어 있는 반도체장치, 및 이러한 반도체장치의 제조방법에 관한 것이다.
최근, 대규모 집적회로의 집적도는 급속한 속도로 증가되고 있다. 따라서, MOS형 집적회로에 탑재되어 있는 MOS 트랜지스터의 게이트 길이는 실용화 레벨로는 0.2 ㎛로 되고 연구 레벨로는 0.05 ㎛에 도달하게되었다. 이러한 미세한 MOS 트랜지스터에서 고성능과 장기간 신뢰성을 실현하기 위하여 MOS 트랜지스터의 구조는 다양한 요인을 고려하여 최적화되어야한다.
MOS형 집적회로에 있어서 보다 높은 집적도를 실현하기 위해서는, 전체 MOS 트랜지스터의 크기가 보다 더 작게 만들어져야한다. 더구나, MOS 트랜지스터의 크기가 더 작게되더라도, 전류 구동능력 등의 기본적 성능은 저하되지 않도록 게이트 길이를 짧게할 필요가 있다.
그러나, 게이트 길이가 짧아지면, "짧은 채널 효과"라 불리는 현상이 현저하게 생긴다. 여기서, "짧은 채널 효과"라는 것은 게이트 길이가 감소함에 따라서 트랜지스터의 임계(threshold) 전압 및 소스/드레인 내압이 저하되고 서브쓰레스홀드(subthreshold) 계수가 증가하는 현상을 지칭한다.
게이트 길이 감소에 따라 채널부의 불순물 농도를 증가시키는 방법은 짧은 채널 효과를 억제하여 양호한 특징을 갖는 트랜지스터를 실현하기 위해 통상 적용된다.
그러나, 이러한 일반적 원리를 기초로하여 미세 MOS 트랜지스터를 제작하면, MOS 트랜지스터의 드레인과 MOS형 집적회로의 기판 사이에 형성된 pn 접합부의 커패시턴스가 증가하게되어 기생 커패시턴스의 충방전에 소모되는 시간이 증가하게되어 회로 작동 속도를 저하시킨다.
지금까지는 트랜지스터의 미세화(구조의 최적화)는 이들 어려운 문제를 균형을 맞추어서 해결하여왔다. 그러나, 미세가공기술 등의 제조기술, 집적회로 시스템의 설계 및 복잡한 회로 설계 기술 등의 문제를 해결하면서 트랜지스터를 보다 미세화하여 집적도를 향상시키는 것은 아주 어렵다.
한편, SOI 기판상에 트랜지스터를 형성하는 방법도 제안되어 있다.
일반적으로, SOI 기판상에 형성된 트랜지스터는 그 구조로부터 "완전 공핍형" 및 "부분적 공핍형" 2종류로 분류되고 있다. NMOS/SOI 또는 PMOS/SOI의 채널 부분의 실리콘 층으로 도입될 불순물의 농도 및 상기 실리콘 층의 두께가 결정되면, 이 불순물 농도에 의해 결정되는 공핍층의 폭의 최대치(최대 공핍층 폭)와 채널부의 실리콘층의 두께의 대소 관계가 결정된다. 즉, 최대 공핍층 폭이 채널부의 실리콘층의 두께 보다 더 큰 트랜지스터는 "완전 공핍형 SOI 트랜지스터"로 칭하는 반면에, 최대 공핍층 폭이 채널부의 실리콘 층의 두께 보다 작은 트랜지스터는 "부분 공핍형 SOI 트랜지스터"로 칭한다.
그러나, SOI 기판을 적용하는 집적회로를 예컨대 1V 이하의 아주 낮은 전압에서 동작시키는 경우, 대기시의 누설 전류가 크게되고 또 대기시 소비 전류가 증가하는 문제를 포함하게된다.
상기와 같은 문제를 해결하기 위해 4 단자의 보디 콘택트(body contact) SOI가 제안되어 있다(일본 특허공개공보 평10-141487).
본원 명세서에 첨부한 도 10에 도시한 바와 같이, 보디 콘택트 SOI는 SOI 기판(80)의 반도체층(81)에 형성된 P형 웰(82) 및 N형 웰(83)을 소자분리영역(84)에서 완전 분리시키고, 웰 콘택트 (85, 86)에 인가하는 바이어스 전압으로 P형 웰(82) 및 N형 웰(83)을 제어하는 것에 의해 다이나믹하게 임계 전압을 변화시키려하는 것이다.
그러나, 이 방법의 경우, 전위를 부여하기 위한 콘택트를 반도체(81)의 P형 웰(82)로부터 직접적으로 취할 필요가 있어 필연적으로 반도체층(81)을 두껍게 할 필요가 있으므로 채널 영역은 부분 공핍화되게 된다. 또한 불순물 농도가 낮은 웰로부터 직접 콘택트를 취하기 때문에 콘택트부와 트랜지스터의 거리에 관련하여 웰 저항이 영향을 주고 또 기판 전압이 균일하게 인가되지 않아, 역으로 임계 전압이 각 트랜지스터 마다 일치하지 않는 문제가 생긴다.
다른 방법으로서 도 11에 도시한 바와 같이, 지지 기판인 P형 실리콘 기판의 표면에 부분적으로 고농도 불순물층을 형성하는 방법이 제안되어 있다. 보다 자세하게는, 이 방법은 NMOS 트랜지스터의 채널에 대응하는 지지 기판(88)과 매립 산화막(87)의 계면 근방에 고농도 P형 영역(89)을 배치하고 PMOS 트랜지스터의 하방의 지지 기판(88) 표면에 N 웰(90)을 배치하는 것과 함께 채널에 대응하는 지지 기판(88)과 매립 산화막(87)의 계면 근방에 고농도 N형 영역(91)을 설치한 CMOS 회로를 작성한다 (일본 특허공개공보 평8-32040호 및 Proceeding 1995 IEEE International SOI Conference 14p, Oct. 1995 참조).
이 반도체장치에서는 드레인 전압의 상승에 의해 형성된 지지 기판(88)측의 공핍층이 채널 영역 하부까지 확대되는 것을 억제할 수 있다. 따라서, 완전 공핍형 SOI 트랜지스터의 임계 전압 및 채널 이동도 등의 변수가 안정화되고 회로의 동작 속도를 향상시킬 수 있다.
그러나 이 반도체장치에서는 N 웰(90)만이 전원 전압에 고정될 뿐이고 웰의 전압을 적극적으로 변화시키는 것에 의해서는 트랜지스터의 임계 전압을 제어할 수 없다. 따라서 대기시 누설 전류 및 대기시 소비전류를 감소시키기가 어렵게된다.
또한 일본 특허공개공보 평 10-125925호에는 도 12a 내지 12d에 도시된 바와 같이 지지 기판(92) 이면에 직접적으로 양의 전압, 음의 전압 또는 양/음 양쪽 전압을 인가하여 임계 전압을 제어하는 반도체장치가 제안되어 있다.
그러나, 웰(93a, 93b)에 인가되는 전압이 지지 기판(92)에서의 PN 접합의 역방향 내압의 범위내로 제한되기 때문에 상기 반도체장치는 인가 전압에서의 자유도가 작은 문제가 있다. 또한 웰에 전압을 인가하기 위해서는 표면 반도체층 측에서 콘택트를 취해야만하므로 이는 반도체장치의 미세화 관점에서 문제로 될 수 있다. 또한 도 12c 및 도 12d에 도시한 바와 같이 웰을 형성함없이 지지 기판(92)에 직접적으로 음/양의 양쪽 전압을 인가하는 것은 실제적이지 않다. 더구나 도 12a 내지 도 12d의 반도체장치에서는 SOI 트랜지스터의 기생 용량의 감소에 의해 고속화를 도모하고 있고 또 다수의 캐리어가 표면 실리콘 층의 보디(body)부 영역에 축적되도록 보디 전압을 제어하는 것에 의해 임계 전압을 제어하고 플로팅 보디 효과를 제어하고 있다. 즉, 상기 반도체장치는 반도체 회로가 동작 상태인 경우와 대기상태인 경우에서 바이어스 전압을 변화시키는 것을 의도하지 않는다.
또한 도 13에 도시된 바와 같이 제1 절연층(94), 제1 반도체층(95), 제2 절연층(96) 및 제2 반도체층(97)으로 구성된 이중 SOI 구조를 이용하는 것에 의해 임계 전압을 낮게 설정하는 구조도 제안되어 있다(일본 특허공개 공보 평8-222705호).
그러나 상기 반도체 장치에서는 기판 이면이 절연막으로 피복되어 있고 임계 전압을 제어하는 수단이 제공되어 있지 않고 단지 임계 전압을 안정화하기 위해 기판 바이어스 효과를 절감시키고 있다. 트랜지스터의 대기시의 누설 전류를 절감할 수 없고 그 결과로 트랜지스터 대기시의 소비 전류를 절감할 수 없다.
상기 설명한 바와 같이, SOI 트랜지스터를 사용한 종래의 반도체 집적회로에 있어서도 소스/드레인 영역과 채널 하부 영역 사이에 기생 용량이 존재하고 이것이 동작 속도의 고속화를 방해하는 요인으로 되어 있었다. 또한 종래의 SOI 트랜지스터에 있어서 보디 전위를 제어하는 것에 의해 임계 전압 제어 및 플로팅 보디(floating body) 효과를 제어하는 방법도 알려져있었지만 여러 가지 요인으로 인하여 충분한 효과를 얻을 수 없는 문제가 있었다.
본 발명은 상기 문제를 감안한 것으로 반도체장치의 고집적화에 대응할 수 있고 SOI 트랜지스터에 따른 기생 용량을 보다 저하시킬 수 있으며 SOI 트랜지스터의 동작시와 대기시에 상이한 바이어스 전압을 인가하는 것에 의해 보다 고속화를 도모할 수 있음과 함께 임계 전압을 제어하고 플로팅 보디 효과의 제어를 충분하게 달성할 수 있는 반도체장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 및 도 1b는 본 발명에 따른 반도체 트랜지스터의 일례를 도시하는 요부의 평면도;
도 2a 및 도 2b는 도 1a 및 도 1b의 반도체 트랜지스터의 임계 전압 및 백 게이트 바이어스 전압 간의 관계 및 도 1a 및 도 1b의 반도체 트랜지스터의 오프 전류 및 백 게이트 바이어스 전압 간의 관계를 나타내는 그래프;
도 3은 본 발명에 따른 반도체 트랜지스터의 일례를 도시하는 요부의 평면도;
도 4a 내지 도 4d는 본 발명에 따른 반도체 트랜지스터의 제조공정의 일례를 도시하는 개략적 단면도;
도 5a 내지 도 5d는 도 4a 내지 도 4의 반도체 트랜지스터의 제조 공정의 일례를 도시하는 요부의 개략적 단면도;
도 6a 및 도 6b는 도 3의 반도체 트랜지스터(NMOS 트랜지스터)의 임계 전압과 백 게이트 바이어스 전압 간의 관계 및 도 3의 반도체 트랜지스터의 오프 전류와 백 게이트 바이어스 전압 간의 관계를 도시하는 그래프;
도 7a 및 도 7b는 도 3의 반도체 트랜지스터(PMOS 트랜지스터)의 임계 전압과 백 게이트 바이어스 전압 간의 관계 및 도 3의 반도체 트랜지스터의 오프 전류와 백 게이트 바이어스 전압 간의 관계를 도시하는 그래프;
도 8a 및 도 8b는 본 발명에 따른 반도체 트랜지스터의 일례를 도시하는 요부의 투시도 및 단면도;
도 9는 본 발명에 따른 반도체 트랜지스터의 일례를 도시하는 요부의 투시도;
도 10은 종래 기술에 따른 SOI 기판상에 형성된 반도체 트랜지스터의 일례를 도시하는 요부의 개략적 투시도;
도 11은 종래 기술에 따른 SOI 기판상에 형성된 반도체 트랜지스터의 일례를 도시하는 요부의 개략적 단면도;
도 12a 내지 도 12d는 종래 기술에 따른 SOI 기판상에 형성된 반도체 트랜지스터의 예를 도시하는 요부의 개략적 단면도;
도 13은 종래 기술에 따른 이중 SOI 기판상에 형성된 반도체 트랜지스터의 일례를 도시하는 요부의 개략적 단면도.
도면의 주요부분의 부호의 설명
10, 20, 30 SOI 기판 11, 21, 31 실리콘 기판
12, 22, 32 매립 절연막 13, 23, 33 반도체층
14, 24, 34 게이트 절연막 15, 25, 35 게이트 전극
16, 26, 36 소스/드레인 영역 31a, 43b, 63b N형 웰
31b, 43a, 63a P형 웰 35a PMOS용 게이트 전극
35b NMOS용 게이트 전극 37 소자 분리용 트랜치
38 절연막 39a 웰 콘택트 용 홀
39b 트랜지스터용 콘택트 홀 40, 60 다층 SOI 기판
41, 61 지지 기판 42, 62 제1 절연층
43, 63 제1 반도체층 44, 64 제2 절연층
45, 65 제2 반도체층 48a, 48b, 68a, 68b 게이트 전극
49a, 49b, 69a, 69b 소스/드레인 영역
50, 70 웰 콘택트
본 발명은 반도체 기판상에 매립 절연막을 개재하여 반도체층이 형성된 SOI 기판의 반도체 층 상에 형성된 MOS 트랜지스터 및 상기 MOS 트랜지스터를 포함하는 반도체회로의 동작상태와 대기상태에서 상이한 바이어스 전압을 상기 반도체 기판에 인가하기 위한 콘택트부를 포함하는 반도체장치 A를 제공한다.
본 발명은 또한 반도체 기판상에 매립 절연막을 개재하여 반도체층이 형성된 SOI 기판의 반도체 층 상에 형성된 MOS 트랜지스터 및 상기 반도체 기판에 바이어스 전압을 인가하기 위한 콘택트부를 접속하기 위한 소자분리영역에 형성된 콘택트 영역을 포함하는 반도체장치 B를 제공한다.
본 발명은 또한 지지 기판상에 제1 절연층, 제1 반도체층, 제2 절연층 및 제2 반도체층이 형성된 다층 SOI 기판의 제2 반도체 층 상에 형성된 MOS 트랜지스터 및 상기 제1 반도체층에 바이어스 전압을 인가하기 위한 콘택트부를 포함하는 반도체 장치 C를 제공한다.
본 발명은 또한 (a) 반도체 기판 또는 반도체 층상에 매립 절연막 및 표면 반도체 층이 형성된 SOI 기판의 상기 표면 반도체 층에 소자분리영역을 형성하는 공정, (b) 상기 반도체 기판 또는 반도체 층에 도달하는 트랜치를 상기 소자분리영역내에 형성하는 공정, (c) 상기 트랜치를 포함하는 표면 반도체 층상 전면에 절연막을 형성하는 공정, (d) 상기 절연막을 에칭백하는 것에 의해 상기 트랜치의 측벽에 사이드 월 스페이서를 형성하는 것과 함께 트랜치 저부의 상기 반도체 기판 또는 반도체 층을 노출시키는 공정, (e) 상기 트랜치내에 도전막을 매립하는 것에 의해 소자분리영역내에 상기 도전체 기판 또는 반도체 층에 접속된 콘택트부를 형성하는 공정을 포함하는 반도체장치의 제조방법을 제공한다.
본 발명에 따른 반도체 장치 A 및 B는 각각 반도체 기판상에 매립 절연막을 개재하여 반도체 층이 형성된 SOI 기판의 반도체 층상에 주로 완전 공핍형 PMOS 트랜지스터 및/또는 NMOS 트랜지스터를 형성하는 것에 의해 작성한다.
SOI 기판은 BESOI (결합되고 에칭백 처리된 SOI) 기판, SIMOX(Separation by Implantation of Oxygen)형 기판 등 일 수 있다.
반도체 기판으로 사용한 것은 실리콘, 게르마늄 등의 원소 반도체 기판, GaAs, InGaAs 등의 화합물 반도체 등 각종 기판을 사용할 수 있다. 이중에서도 단결정 실리콘 기판 또는 다결정 실리콘 기판이 바람직하고 단결정 실리콘 기판이 특히 바람직하다. 반도체 기판은 인, 비소 등의 N형 또는 붕소 등의 P형 불순물을 도핑하는 것에 의해 비교적 낮은 저항(예컨대 20 Ωcm 정도 이하, 바람직하게는 10 Ωcm 정도)인 것이 바람직하다. 그중에서도 P형이 보다 바람직하다. 또한 반도체 기판의 결정면방위는 (100)이 바람직하다.
매립 절연막으로서는 예컨대 SiO2막, SiN 막 등을 들 수 있고, 그중에서도 SiO2막이 바람직하다. 상기 막의 두께는 수득하고자하는 반도체장치의 특성, 수득한 반도체장치를 사용하는 경우의 인가 전압의 크기 등을 고려하여 적당하게 조정할 수 있다. 예컨대, 약 50 내지 약 1000 nm 정도의 두께를 들 수 있고, 약 500 nm가 적합하다.
반도체 층은 트랜지스터를 형성하기 위한 활성 층으로 작용하는 반도체 박막으로서 실리콘 및 게르마늄과 같은 원소 반도체, GaAs 및 InGaAs와 같은 화합물 반도체에 의해 형성될 수 있다. 그중에서도, 실리콘 박막이 바람직하고, 단결정인 것이 바람직하다. 반도체 층의 두께는 얻고자하는 반도체장치의 구성을 고려하여 적당히 조정할 수 있다. 예로서 약 50 내지 약 1000 nm 두께를 들 수 있고, 약 100 내지 약 500 nm를 들 수 있다.
본 발명의 반도체장치 A 및 B 각각에서, 활성 영역은 SOI 기판의 반도체 층에서 소자분리막을 형성하는 것에 의해 규정되며 MOS 트랜지스터는 이 활성 영역에 형성된다. 상기 반도체장치 각각에서, 바이어스 전압은 반도체 기판상에 형성된 콘택트부를 통하여 반도체 기판에 인가된다. 바이어스 전압은 고정된 값을 갖거나 적당히 변경될 수 있다. 그중에서도, MOS 트랜지스터를 포함하는 반도체 회로의 동작 상태와 대기 상태에서 각각 상이한 바이어스 전압이 반도체 기판에 인가되는 것이 바람직하다. 또한 이들 반도체 장치는 활성 영역 또는 소자분리영역내에 또는 반도체 기판 측에 형성된 콘택트부를 가질 수 있다. 그중에서도, 소자분리영역 내에 콘택트부가 형성되는 것이 바람직하다. 여기서, 콘택트 영역은 콘택트부와 관련된 것으로 콘택트부를 통하여 바이어스 전압을 반도체 기판에 인가하는 작용을 한다.
MOS 트랜지스터는 N-채널 MOS 트랜지스터 또는 P-채널 MOS 트랜지스터일 수 있거나, 또는 MOS 트랜지스터는 N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터 양방일 수 있다. 그중에서도 N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터가 동일한 반도체 층에 형성되는 것이 바람직하다.
본 발명에 따른 반도체 장치 A 및 B 각각에서, 반도체층에 형성된 MOS 트랜지스터의 하방의 반도체 기판의 일부에서, 이 기판의 다른 영역에서 보다도 불순물 농도가 높은 웰이 형성되어 이 웰이 콘택트부와 접속되는 것이 바람직하다. 여기서, 웰은 MOS 트랜지스터가 N-채널형인 경우에는 P형인 것이 바람직하고 P-채널형인 경우에는 N형인 것이 바람직하다. 또한 동일 반도체 층에 N-채널 및 P-채널 양쪽의 MOS 트랜지스터가 형성되어 있는 경우에는 반도체 기판에 따른 P형 웰과 N형 웰은 전기적으로 분리되어 있는 것이 바람직하다. 또한 P형 웰 또는 N형 웰이 복수개 형성되어 있는 경우에도 각 웰은 전기적으로 분리되어 있는 것이 바람직하다.
반도체 기판에 형성될 P형 웰은 붕소, 알루미늄, 갈륨, 인듐 등의 불순물을 도입하는 것에 의해 형성될 수 있으며 또 N형 웰은 인, 비소 등의 불순물을 도입하는 것에 의해 형성될 수 있다. 웰의 도전형이 반도체 기판의 도전형과 상반되는 경우, 반도체 기판에 함유된 불순물을 보상하는 것에 의해 웰이 형성되기 때문에 불순물 농도의 불균일을 방지하는 점에서 저농도 보다 중농도 이상으로 하는 것이 바람직하다. 그러나 어떤 도전형의 웰이더라도 반도체층 및 매립 절연막에 주입될 위험성 관점에서 볼 때 불순물 농도는 예컨대 1017cm-3이하가 바람직하고, 1016cm-3내지 1017cm-3가 보다 바람직하다.
웰의 깊이는 그위에 형성될 MOS 트랜지스터의 상태, 최종적으로 수득할 반도체장치의 특성 등에 따라서 적당하게 조정할 수 있다. 예컨대 반도체 기판의 도전형과 반대인 웰인 경우 약 0.1 내지 약 10 ㎛의 깊이를 들 수 있고 또 반도체 기판의 도전형과 동일한 웰인 경우 약 0.1 내지 약 0.5 ㎛의 깊이를 들 수 있다.
예컨대, 웰은 SOI 기판의 반도체 층에 소자분리영역을 형성하기 전 또는 후에 공지의 방법, 예컨대 포토리소그래피 및 에칭 공정에 의해 웰을 형성하고자하는 영역에 개구를 갖도록 마스크를 형성하고 이 마스크를 사용하여 이온을 주입하는 것에 의해 형성할 수 있다.
상기 웰이 콘택트부와 접속되는 경우, 웰과 동일 도전형이고 웰을 형성하기 위한 불순물의 농도보다 높은 불순물 농도를 갖는 웰 콘택트를 웰의 표면에 형성하여 콘택트 저항을 저하시킨다. 예컨대, 웰 콘택트는 상기 웰에 도전형과 동일한 불순물이 콘택트부를 형성하는데 사용된 레지스트 패턴을 마스크로 사용하여 이온 주입하는 것에 의해 형성될 수 있다. 다르게는, 웰 콘택트는 웰 콘택트를 형성하려고하는 영역에 개구를 갖는 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 사용하여 웰과 동일 도전형의 불순물을 이온 주입하는 것에 의해 형성될 수 있다. 웰 콘택트의 불순물 농도는 웰의 불순물 농도 및 콘택트부에 인가될 전압에 따라 적당히 조정될 수 있다. 예컨대 불순물 농도는 P형 웰인 경우 약 1018cm-3이상이고 N형 웰인 경우 약 1020cm-3이상이다. 또한 이온 주입하기 위한 주입 에너지는 웰 콘택트를 형성하려고하는 영역상에 존재하는 매립 절연막 부분 및 반도체 층의 막 두께 등에 의해 적당히 조정할 수 있다. 예컨대 불순물로서 인을 사용하는 경우 100 내지 180 keV 정도의 에너지, 불순물로서 붕소를 사용한 경우에는 80 내지 150 keV 정도의 에너지를 들 수 있다.
복수의 웰을 분리하는 방법의 예로서는 각 웰에 전압을 인가한 경우에는 웰이 전기적으로 접속되지 않도록 하기에 충분한 간격으로 각 웰을 배치하는 방법 및 웰과 웰과의 사이에 절연막을 기본한 분리 영역을 개재시키는 방법을 들 수 있다. 예컨대 분리 영역을 형성하는 방법은 MOS 트랜지스터 형성 영역 이외의 반도체 층, 매립 절연막 및 반도체 기판의 표면의 일부를 제거하고 소자분리막을 형성하는 방법, 반도체 층 표면으로부터 반도체 기판내에 이르는 트랜치를 형성하고 트랜치내에 절연막을 매립하는 방법 등을 들 수 있다.
한편, 본 발명에 따른 반도체장치 C는 지지 기판상에 제1 절연층, 제1 반도체층, 제2 절연층 및 제2 반도체 층이 순차 적층된 다층 SOI 기판의 제2 반도체층상에 주로 완전 공핍형 PMOS 트랜지스터 및/또는 NMOS 트랜지스터가 형성되도록하여작성된다. 여기서, 제1 반도체층에 바이어스 전압을 인가한다.
본 발명에서 다층 SOI 기판은 지지 기판, 제1 절연층, 제1 반도체층, 제2 절연층 및 제2 반도체 층이 순차 적층되는 한 어떤 기판이라도 사용할 수 있다. 예컨대, 반도체 기판에 산소를 이온 주입하여 열처리하고 제1 절연층으로서 매립 산화막을 반도체 기판내에 형성하는 SIMOX(Separtion by implantation of Oxygen)형 기판; 열산화에 의해 표면에 산화막이 형성된 반도체 기판을 2매 접합한 기판(BESOI 기판); 반도체 기판상에 에피택셜 성장에 의해 제1 절연층 및 제1 반도체 층을 형성한 SOI 기판에 열산화 또는 에피택셜 성장 등에 의해 표면에 산화막을 형성한 반도체 기판을 접합시켜 형성한 소위 접합형 다층 SOI 기판; 및 반도체 기판에 에피택셜 성장에 의해 제1 절연막, 제1 반도체층, 제2 절연막 및 제2 반도체 층을 순차 적층한 다층 SOI 기판 등을 들 수 있다.
지지 기판은 상술한 SOI 기판에서의 반도체 기판 외에, 사파이어, 석영, 유리, 플라스틱 등의 절연 재료와 같은 다양한 물질을 사용할 수 있다. 그중에서도 단결정 실리콘 기판 또는 다결정 실리콘 기판이 바람직하고, 상술한 단결정 실리콘 기판이 특히 바람직하다.
제1 절연층 및 제2 절연층으로서는 상술한 매립 절연막과 동일한 것을 들 수 있다. 또한 제2 절연막의 막 두께는 얻고자하는 반도체장치의 특성, 수득한 반도체장치를 사용할 때 인가 전압의 크기 등을 고려하여 적당히 조정할 수 있다. 예컨대 상기 막 두께는 약 50 내지 200 nm일 수 있고, 약 100 nm가 적합하다.
제1 및 제2 반도체 층으로 사용할 수 있는 것은 상술한 반도체층과 유사한 것을 사용할 수 있다.
본 발명의 반도체장치 C에서, 활성 영역은 제2 반도체층에서 소자분리막을 형성하는 것에 의해 규정되며 또 MOS 트랜지스터는 이 활성 영역에 형성된다. MOS 트랜지스터는 상술한 SOI 기판에서 형성된 것과 유사한 MOS 트랜지스터일 수 있다.
제1 반도체층에 인가되는 바이어스 전압은 고정된 값을 갖거나 적당하게 변경될 수 있다. 그중에서 MOS 트랜지스터를 포함하는 반도체 회로가 동작 상태일 때와 대기 상태일 때 각각 상이한 바이어스 전압이 제1 반도체 층에 인가되는 것이 바람직하다. 바이어스 전압은 반도체 기판상에 형성된 콘택트부를 통하여 제1 반도체 층에 인가된다. 상기 반도체 장치는 활성 영역 또는 소자분리영역내에 또는 반도체 기판 측상에 형성된 콘택트부를 가질 수 있다. 콘택트부는 소자분리영역내에 형성되어 있는 것이 바람직하다. 여기서, 콘택트 영역은 콘택트부와의 접속을 위한 것이므로 콘택트부를 통하여 제1 반도체 층에 바이어스 전압이 인가되도록 한다.
본 발명의 반도체장치 C는 제2 반도체층에 형성된 MOS 트랜지스터의 하방의 제1 반도체 층 표면에 제1 반도체층의 다른 영역 보다도 불순물 농도가 높은 웰이 형성되어 이 웰에 바이어스 전압이 인가되는 것이 바람직하다. 웰의 도전형, 불순물 농도, 깊이, 형성방법, 형성위치, 웰이 복수개 형성되어 있는 경우의 각 웰의 위치 관계 등은 상술한 바와 같다.
본 발명에 따른 반도체장치 A 내지 C에 있어서 바이어스 전압을 인가하기 위한 콘택트부(및 콘택트 영역)를 소자분리 영역내에 형성하는 방법으로서 예컨대 다음과 같은 제조방법을 들 수 있다.
먼저, 공정 (a)에서, 반도체 기판 또는 반도체 층상에 매립 절연막 및 표면 반도체 층이 형성된 SOI 기판의 상기 표면 반도체층에 소자분리영역을 형성한다. 여기서 "SOI 기판"은 반도체 기판상에 매립 절연막 및 표면 반도체 층이 형성되어 제작된 단층의 SOI 기판과, 지지 기판상에 제1 절연층, 제1 반도체층(반도체층), 제2 절연층(매립 절연막) 및 제2 반도체층(표면 반도체층)이 필요에 따라 임의 절연층 및 반도체층과 함께 순차 적층되어 작성된 적층 SOI 기판을 포함한다. 소자분리영역은 공지의 방법, 예컨대 LOCOS법, 트랜치 분리법 등에 의해 형성할 수 있다. 소자분리영역의 형성에 의해 표면 반도체층에 활성 영역을 규정할 수 있다. 그런데, 단층 SOI 기판의 경우, 소자분리영역이 적어도 표면 반도체층에 형성될 수 있으면 매립 절연막을 관통할 수 있거나 반도체 기판까지 도달할 수 있다. 게다가, 다층 SOI 기판인 경우에는 소자분리영역이 적어도 제2 반도체층에 형성될 수 있으면 제2 절연층을 관통할 수 있거나 제1 반도체층, 제1 절연층 또는 지지 기판에까지 도달할 수 있다.
공정 (b)에서는 반도체 기판 또는 반도체 층에 도달하는 트랜치를 상기 소자분리영역내에 형성한다. 트랜치를 형성하는 방법으로서는 예컨대 소자분리 영역상에 개구를 갖는 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 사용하여 소자분리영역, 표면 반도체층 및 매립 절연막을 순차 에칭하는 방법을 들 수 있다. 이 경우의 트랜치의 크기는 반도체 기판 또는 반도체 층에 소망하는 바이어스 전압을 인가하기에 충분한 크기이면 특별히 한정되지 않는다. 반도체 기판 또는 반도체층에서 웰이 이미 형성되어 있는 경우에는 트랜치는 이 웰에 도달하도록 형성될 필요가 있다.
공정 (c)에 있어서는 트랜치를 포함하는 표면 반도체 층 상 전면에 절연막을 형성한다. 이 절연막으로서는 예컨대 SiO2막, SiN 막 또는 SiO2와 SiN 막이 적층된 다층 막을 들 수 있다. 절연막의 두께는 트랜치를 완전하게 매설할 수 있는 정도이라면 특별히 한정되지 않는다. 예컨대 200 내지 1500 nm 정도의 두께를 들 수 있다. 이러한 절연막은 CVD법 등의 공지 방법으로 형성할 수 있다.
공정 (d)에 있어서, 절연막을 에칭백하는 것에 의해 트랜치의 측벽에 사이드월 스페이서를 형성하는 것과 함께 트랜치 저부의 반도체 기판 또는 반도체 층을 노출시킨다. 에칭백은 예컨대 이방성 에칭에 의해 실시할 수 있다. 이것에 의해 표면 반도체층상 및 트랜치 저부에 존재하고 있었던 절연막 부분을 제거할 수 있고 트랜치 저부의 반도체 기판 또는 반도체 층을 노출시킬 수 있는 것과 함께 트랜치의 측벽에는 이 절연막에 의한 사이드월 스페이서를 형성할 수 있다.
공정 (e)에 있어서는 트랜치내에 도전막을 매립하는 것에 의해 소자분리영역내에 반도체 기판 또는 반도체 층에 접속된 콘택트부를 형성한다. 이 공정은 예컨대 먼저 트랜치를 포함하는 표면 반도체층상 전면에 도전막을 형성하고 표면 반도체층상에 존재하는 도전막을 제거하는 것에 의해 실현할 수 있다. 여기서 형성된 도전막의 재료는 특히 한정되지 않는다. 예컨대 도전막은 알루미늄, 동, 금, 은, 백금 등의 금속, 탄탈, 티탄, 텅스텐 등의 고융점 금속, 불순물을 함유하는 폴리실리콘 등의 단층 막 또는 적층막에 의해 형성할 수 있다. 도전막의 두께는 트랜치를 완전하게 매설할 수 있는 정도이면 특별히 한정되지 않는다. 예컨대 200 내지 1500 nm 정도의 두께를 들 수 있다.
또한 표면 반도체 층 상에 존재하는 도전막을 제거하는 방법으로서 예컨대 에칭백 및 연마처리 등을 들 수 있다. 에칭백은 예컨대 스퍼터링법, RIE법 등의 건식 에칭법, 도전막을 부식시키는 용액을 사용한 습식 에칭법 등 각종 방법에 의해 실시할 수 있다. 반면에, 연마처리는 CMP법 또는 연마제를 사용한 CMP법 등을 포함한다. 이때 에칭백 또는 연마처리는 소자분리영역에 형성된 트랜치 내부에만 도전막이 매설되고 소자분리 영역의 표면이 완전하게 노출되도록 실시하는 것이 바람직하다. 이것에 의해 소자분리영역내에 반도체 기판 또는 반도체 층에 접속된 콘택트부를 형성할 수 있다.
또한 본 발명의 반도체장치의 제조방법에 있어서는 상기 각 공정 전, 중간 및 후에 반도체 기판 또는 반도체 층내 웰의 형성, 웰 콘택트의 형성, 표면 반도체층으로 불순물의 도입, MOS 트랜지스터의 형성, 층간 절연막의 형성, 층간 절연막으로 콘택트 홀의 형성, 배선층의 형성, 열처리 등을 필요에 따라서 실시하는 것이 바람직하다. 또한 콘택트부를 소자분리 영역 내에 형성하지 않는 경우에는 소망하는 영역내에 실질적으로 상기와 동일한 콘택트부를 형성할 수 있다.
이하에 본 발명의 반도체장치 및 그의 제조방법의 실시예를 도면을 기초로하여 설명한다.
실시예 1
본 실시예의 반도체장치는 도 1a에 도시한 바와 같이 P형의 실리콘 기판(11)상에 SiO2로된 매립 절연막(12)을 개재하여 단결정 실리콘으로된 반도체층(13)이 형성된 SOI 기판(10)에 MNOS 트랜지스터가 형성되어있는 것이다. NMOS 트랜지스터는 P형의 불순물이 도핑된 반도체층(13)상에 게이트 절연막(14)을 개재하여 게이트 전극(15)이 형성되고 게이트 전극(15)의 양측에 있는 반도체층(13)내에 소스/드레인 영역(16)이 형성되는 것에 의해 작성된다. 실리콘 기판(11)에는 음의 전위가 인가된다.
또한 도 1b에 도시한 바와 같이, N형의 실리콘 기판(21)상에 SiO2로된 매립 절연막(22)을 개재하여 단결정 실리콘으로된 반도체층(23)이 형성된 SOI 기판(20)에 PMOS 트랜지스터가 형성된다. PMOS 트랜지스터는 N형의 불순물이 도핑된 반도체층(23)상에 게이트 절연막(24)을 개재하여 게이트 전극(25)이 형성되며 게이트 전극(25)의 양측에 있는 반도체 층(23)내에 소스/드레인 영역(26)이 형성되는 것에 의해 작성된다. 이 실리콘 기판(21)에는 양의 전위가 인가된다.
이와 같은 구성에 의해 MOS 트랜지스터내의 채널 및 채널 하부의 사이가 공핍화되어 기생 용량을 감소시킬 수 있다. 그 결과, MOS 트랜지스터의 동작 속도를 향상시킬 수 있다.
상기 MOS 트랜지스터 특성은 도 2a 및 도 2b에 도시한다. MOS 트랜지스터의 L/W값은 0.35 ㎛/10㎛ 이었다.
예컨대, NMOS 트랜지스터에 있어서 동작시의 트랜지스터의 기판 바이어스 전압 Vbg을 3V, 대기시의 기판 바이어스 전압 Vbg을 -3V로 설정하는 것에 의해 동작시의 상기 트랜지스터의 임계 전압 Vth를 0.2V로 감소시킬 수 있는 것과 함께 대기시의 오프 전류 Ioff를 1 x 10-12A로 감소시킬 수 있다.
마찬가지로, PMOS 트랜지스터에 있어서, 동작시의 트랜지스터의 기판 바이어스 전압 Vbg을 -3V, 대기시의 기판 바이어스 전압 Vbg을 3V로 설정하는 것에 의해 동작시의 상기 트랜지스터의 임계 전압 Vth를 -0.2V로 감소시킬 수 있는 것과 함께 대기시의 오프 전류 Ioff를 1 x 10-12A로 감소시킬 수 있다.
이와 같이, 도 2a 및 도 2b로부터 알 수 있듯이, 기판에 인가하는 바이어스 전압을 변화시키는 것에 의해 트랜지스터의 임계 전압과 오프 전류를 제어할 수 있다. 그 결과, 대기시의 오프 전류를 낮게 설정할 수 있기 때문에 소비 전력을 낮게할 수 있다.
실시예 2
이 실시예의 반도체 장치는 도 3에 도시한 바와 같이 P형의 실리콘 기판(31)(저항치 약 10 Ωcm), 막 두께 약 100 nm의 SiO2로된 매립 절연막(32) 및 막 두께 약 50 nm의 단결정 실리콘으로된 반도체층(33)으로 구성되는 SOI 기판(30)(SIMOX 기판)에서, P형의 불순물이 도핑된 반도체층(33)상에 게이트 절연막(34)을 개재하여 게이트 전극(35)이 형성되고 게이트 전극(35)의 양측 외부에 있는 반도체층(33) 부분에 소스/드레인 영역(36)이 형성된 NMOS 트랜지스터가 구성되어 있다.
또한 NMOS 트랜지스터의 하방에 있는 실리콘 기판(31)의 표면에는 P형의 고농도 불순물 확산층(31a)이 형성되어 있다.
또한 NMOS 트랜지스터의 측방에는 반도체층(33) 표면으로부터 고농도 불순물 확산층(31a)에 도달하는 소자 분리용 트랜치(37)가 형성되어 있고 소자분리용 트랜치(37)내에는 절연막으로된 사이드월 스페이서(37a)와 웰 콘택트용의 도전체(37b)가 매립되어 있다.
또한 NMOS 트랜지스터상에 절연막(38)이 형성되어 있다. 소자분리용 트랜치(37)내의 도전체(37b)와 NMOS 트랜지스터의 상방의 절연막(38)의 일부는 웰 콘택트용 홀(39a)과 트랜지스터용 콘택트 홀(39b)과 함께 형성된다. 도전재는 홀(39a, 39b)에 매립되어 있다.
이하에 복수의 NMOS 트랜지스터 및 PMOS 트랜지스터를 갖는 반도체 장치의 제조방법을 도 4a 내지 도 4d 및 도 5a 내지 도 5d를 참조하여 설명한다.
먼저, P형의 실리콘 기판(31), 매립 절연막(32) 및 반도체층(33)으로 구성된 SOI 기판(30)을 제조하고, 이 SOI 기판(30)의 반도체층(33)상에 PMOS 트랜지스터를 형성하는 영역에 개구를 갖는 레지스트 패턴(도시되지 않음)을 형성한다. 이 레지스터 패턴을 마스크로 사용하여 실리콘 기판(31)의 전면에 인을 주입 에너지 180 keV, 주입량 1013cm-2로 이온 주입하는 것에 의해 N형 웰 (31a)을 형성한다. 동일하게 NMOS 트랜지스터를 형성하는 영역에 붕소를 사용하여 P형 웰(31b)을 형성한다(도 4a 참조).
이어, 도 4b에 도시한 바와 같이, 공지의 방법에 의해 소자 분리용 트랜치 (37)를 형성하고, 트랜지스터의 활성 영역을 규정한다. 여기서 소자 분리용 트랜치(37)는 매립 절연막(32)을 관통하도록 형성한다. 이것에 의해 소자 분리용 트랜치(37)의 일부가 후에 도시한 바와 같이 실리콘 기판(31) 표면에 형성된 웰 콘택트로 작용하게된다.
이어서, 소자 분리용 트랜치(37)의 확대도인 도 5a에 도시한 바와 같이 CVD 산화막(37a')을 소자 분리용 트랜치(37)로 완전하게 매립한다. 이어, 도 5b에 도시한 바와 같이 CVD 산화막(37a')을 에칭백하는 것에 의해 트랜치(37) 저부를 노출시키는 것과 함께 트랜치(37) 측벽에 사이드월 스페이서(37a)를 형성한다. 그후 도 5c에 도시한 바와 같이 웰 콘택트 작성용 고융점 금속인 텅스텐 막 또는 도핑된 폴리실리콘 막을 퇴적한다. 도핑된 폴리실리콘을 사용하는 경우에는 N형 웰(31a)에는 N형 도핑된 폴리실리콘, P형 웰(31b)에는 P형 도핑된 폴리실리콘을 사용한다. 그후 도 5d에 도시한 바와 같이 텅스텐 막 또는 도핑된 폴리실리콘 막을 에칭백하고 웰 콘택트용의 도전체(37b)를 형성한다.
이어서, 도 4c에 도시한 바와 같이 수득한 SOI 기판(30)의 반도체층(33)상에 게이트 절연막을 개재하여 PMOS용 게이트 전극(35a), NMOS용 게이트 전극(35b), 소스/드레인 영역(도시되지 않음)을 각각 형성한다. 그밖에, 도 4d에 도시한 바와 같이 절연막(38)을 형성한다.
그후 소자분리용 트랜치(37)에 매립된 도전체(37b)상의 절연막(38)의 일부에 웰 콘택트용 홀(39a) 및 통상의 트랜지스터용의 콘택트 홀(39b)을 형성하고 도전재를 상기 홀(39a, 39b)에 매립한다. 이것에 의해 실리콘 기판(31)에 바이어스 전압을 인가하기 위한 콘택트부가 형성된다.
이들 MOS 트랜지스터의 트랜지스터 특성은 도 6a, 도 6b, 도 7a 및 도 7b에 도시한다. 여기서 MOS 트랜지스터의 L/W값은 0.35 ㎛/10 ㎛이었다. 또한 임계 전압 Vth 측정시의 드레인 전류 Id 및 드레인 전압 Vd는 각각 0.1 μA/㎛ 및 0.1V 이었다. 또한 오프 전류 Ioff 측정시의 게이트 전압 Vg 및 드레인 전압 Vd는 각각 0V 및 1.5 V 이었다.
이와 같이 본 실시예에 따른 반도체장치의 트랜지스터 특성으로부터 알 수 있듯이, 기판에 인가하는 바이어스 전압을 변화시키는 것에 의해 트랜지스터의 임계 전압과 오프 전류를 제어할 수 있다. 그 결과 대기시의 오프 전류를 낮게 설정할 수 있기 때문에 소비 전력을 낮게할 수 있다. 또한 소자 분리용 트랜치는 소자분리 영역으로서 이용될 뿐만 아니라 웰 콘택트로서도 공용되는 것에 의해 집적회로를 더욱 더 미세화할 수 있다.
실시예 3
이 실시예의 반도체장치는 도 8a 및 도 8b에 도시한 바와 같이 다층 SOI 기판(40)에 형성되어 있다.
다층 SOI 기판(40)은 단결정 실리콘으로된 지지 기판(41)상에 막 두께 500 nm의 실리콘 산화막으로된 제1 절연층(42) 및 막 두께 200 nm의 단결정 실리콘으로된 제1 반도체층(43)이 형성된 SIMOX 기판상에 막 두께 10 nm의 열산화막으로된 제2 절연층(44) 및 저항율 20 Ωcm, 결정면방위(100), 막 두께 100 nm의 P형 단결정 실리콘으로된 제2 반도체층(45)이 적층되어 구성된다.
NMOS 트랜지스터 및 PMOS 트랜지스터는 제2 도전체 층(45)에 트랜치 소자분리영역(46)에 의해 MOS 트랜지스터의 형성 영역을 규정하고 이 영역상에 게이트 절연막을 개재하여 게이트 전극(48a, 48b)이 형성되며 게이트 전극(48a, 48b)의 양측 밖에 있는 제2 반도체 층(45)의 일부에 소스/드레인 영역(49a, 49b)을 형성시키는 것에 의해 구성된다.
트랜치 소자분리영역(46)내에는 웰 콘택트(50)가 형성되어 있고 이 웰 콘택트(50)는 각 MOS 트랜지스터의 하방에 위치하는 제1 반도체 층(43)에 형성된 P형 웰(43a) 및 N형 웰(43b)에 접속되어 있다.
P형 웰(43a) 및 N형 웰(43b)은 트랜치 소자분리영역(46)을 구성하는 소자분리막이 제1 절연막(42)까지 관통하는 것에 의해 각각 분리되어 있다.
이하에 이 반도체장치의 제조방법을 설명한다.
먼저, 다층 SOI 기판(40)에서 활성 영역 이외의 제2 반도체 층(45), 제2 절연층(44) 및 제1 반도체층(43)의 일부를 선택적으로 제거하고 공지의 기술을 이용하여 절연층을 적층하여 트랜치 소자분리영역(46)을 형성한다.
이어, 포토리소그래피 및 에칭 공정에 의해 제2 반도체 층(45)상의 PMOS 트랜지스터를 형성하는 영역에 개구를 갖는 레지스트 패턴(도시되지 않음)을 형성한다. 이 레지스트 패턴을 마스크로 사용하여 제1 반도체층(43)의 표면에 인을, 주입 에너지 180 keV 및 주입량 1013cm-2로 이온 주입하는 것에 의해 N형 웰(43b)을 형성한다. 동일하게 NMOS 트랜지스터를 형성하는 영역에 붕소를 사용하여 P형 웰(43a)을 형성한다.
계속해서, 제2 반도체 층(45)에 NMOS 트랜지스터 및 PMOS 트랜지스터의 소스/드레인 영역(49a, 49b)을 형성하고, 또 제2 반도체층(45)상에 게이트 절연막을 개재하여 NMOS 트랜지스터의 게이트 전극(48a) 및 PMOS 트랜지스터의 게이트 전극(48b)을 형성한다.
또한 제1 반도체 층(43)의 P형 웰(43a) 및 N형 웰(43b)의 전위를 변화시키기 위한 웰 콘택트(50)용 홀을 형성하고 실시예 2와 동일하게 웰 콘택트 홀내에 도전재를 매립하는 것에 의해 웰 콘택트(50)를 형성한다.
이 실시예에 따른 반도체장치의 트랜지스터 특성은 도 2a 및 도 2b에 도시한 바와 유사하였다.
이와 같이 실시예의 반도체장치에 의하면 트랜지스터의 임계 전압과 오프 전류를 기판 전압을 변화시키는 것에 의해 소망하는 값으로 변화시킬 수 있다. 따라서, 대기시의 오프 전류를 낮게 설정할 수 있어 소비 전력을 낮출 수 있다. 또한 제1 반도체층에 형성되는 각 웰이 산화막 등으로된 절연막에 의해 완전하게 분리되므로 인접하는 웰 간에 상이할 수 있는 전압을 자유롭게 인가할 수 있다.
실시예 4
이 실시예의 반도체장치는 도 9에 도시한 바와 같이 실시예 3과 동일한 구성의 다층 SOI 기판(60)을 사용한다.
즉, SOI 기판(60)은 지지 기판(61), 제1 절연층(62), 제1 반도체층(63), 제2 절연층(64) 및 제2 반도체층(65)이 순차 적층되는 것에 의해 구성된다.
제2 반도체층(65)상에는 트랜치 소자분리영역(66)이 형성된다. 게이트 절연막을 개재하여 제2 반도체층(65)상에 형성된 게이트 전극(68a, 68b) 및 제2 반도체층(65)에 형성된 소스/드레인 영역(69a, 69b)로된 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성한다.
소자분리영역은 제2 절연층(64)을 관통할 뿐이고 제2 반도체층(65)에는 도달하지 않는다. 또한 소자분리영역(66)에는 웰 콘택트(70)가 형성되어 있고 이 웰 콘택트(70)는 각 MOS 트랜지스터의 하방에 위치하는 제1 반도체층(63)에 형성된 P형 웰(63a) 및 N형 웰(63b)에 접속되어 있다. 또한 P형 웰(63a) 및 N형 웰(63b)은 제1 반도체층(63)내에서 접촉하지 않도록 형성되어 있고 또 서로 전기적으로 분리되어 있다.
이 반도체장치는 소자분리영역(66)을 형성할 때 다층 SOI 기판(60)에서 활성 영역 이외의 제2 반도체층(65)을 선택적으로 제거하는 이외는 실시예 3과 동일하게 형성할 수 있다.
이와같이 이 실시예의 반도체장치에 의하면 트랜지스터의 임계전압과 오프 전류를 기판 전압을 변화시키는 것에 의해 소망하는 값으로 변화시킬 수 있고 대기시의 오프 전류를 낮게 설정할 수 있어 소비 전력을 낮게할 수 있다. 또한 제1 반도체 층에 형성되는 각 웰이 전기적으로 분리되어 있는 것에 의해 인접하는 웰 사이에 웰에 인가하는 전압을 자유로이 변화시킬 수 있다.
본 발명에 의하면 종래 플로팅 또는 접지 전위인 SOI 기판의 반도체 기판 또는 제1 반도체층에 소망하는 바이어스 전압을 인가하는 것에 의해 대기 상태에서 소비 전류를 감소시킬 수 있다. 특히 MOS 트랜지스터의 동작 상태와 대기 상태에서 각각 상이한 바이어스 전압을 인가하는 경우에는 대기 상태의 오프 전류를 낮게 설정할 수 있고 소비 전력을 낮게할 수 있는 것과 함께 개개의 MOS 트랜지스터의 임계 전압의 제어와 플로팅 보디 효과의 제어를 충분히 달성할 수 있다.
또한 반도체 기판 또는 제1 반도체층에 바이어스 전압을 인가하기 위한 콘택트부가 소자분리영역에 형성되는 경우에는 콘택트부를 위한 영역을 별도 설치할 필요가 없기 때문에 반도체장치의 미세화에 더욱 더 대응할 수 있다.
또한 반도체 기판 또는 제1 반도체층에 웰이 형성되어 있는 경우에는 웰은 전면이 절연막으로 피복되어 있기 때문에 임계 전압을 보다 정밀하게 제어할 수 있다. 특히 다층 SOI 기판에서 제1 반도체 층에 웰이 형성되어 있는 경우에는 웰의 상면 및 하면의 전면이 절연막으로 피복되어 있기 때문에 임계 전압의 제어를 보다 정밀하게 실시할 수 있다. 더구나 소자분리영역이 웰의 측면도 완전하게 피복하는 경우에는 임계 전압의 제어를 보다 더 정밀하게 실시할 수 있다.
또한 웰이 복수개 형성되어 있고 또 상호 전기적으로 분리되어 있는 경우에는 웰 마다 바이어스 전압의 크기를 제어할 수 있다.
또한 본 발명의 반도체장치의 제조방법에 의하면 콘택트부가 소자분리영역과 동시에 형성될 수 있기 때문에 콘택트 형성을 위한 콘택트 홀의 형성을 소자분리영역의 형성과 동시에 행할 수 있다. 따라서, 특별한 마스크 공정 등의 번잡한 공정을 추가함없이 반도체장치를 제조할 수 있어 제조 비용의 절감을 도모할 수 있다.

Claims (21)

  1. 반도체 기판상에 매립 절연막을 개재하여 반도체층이 형성된 SOI 기판의 반도체층상에 형성된 MOS 트랜지스터, 및
    상기 MOS 트랜지스터를 포함하는 반도체 회로의 동작 상태 및 대기 상태에서 상이한 바이어스 전압을 반도체 기판에 인가하기 위한 콘택트부
    를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 콘택트부가 반도체 기판상에 형성되는 것을 특징으로하는 반도체장치.
  3. 제1항에 있어서, 소자분리영역이 반도체층에 형성되고 또 콘택트 영역이 상기 콘택트부를 접속하기 위한 소자분리영역에서 형성되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 반도체층상에 형성된 MOS 트랜지스터 하방에 있는 반도체 기판의 표면에 웰이 형성되고 이 웰은 기판의 다른 영역에서 보다 높은 불순물 농도를 가지며 또 바이어스 전압이 이 웰에 인가되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 웰은 N-채널 MOS 트랜지스터 하방의 P형 웰 또는 P-채널 MOS 트랜지스터 하방의 N형 웰인 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 복수의 웰이 반도체 기판에 형성되어 있고 또 P형 웰 및 N형 웰이 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  7. 반도체 기판상에 매립 절연막을 개재하여 반도체층이 형성된 SOI 기판의 반도체층에 형성된 MOS 트랜지스터,
    반도체 층에 형성된 소자분리영역, 및
    상기 반도체 기판에 바이어스 전압을 인가하기 위한 콘택트부를 접속하기 위한 소자분리영역에 형성된 콘택트 영역
    을 포함하는 반도체장치.
  8. 제7항에 있어서, 반도체 층 상에 형성된 MOS 트랜지스터 하방에 있는 반도체 기판의 표면에 웰이 형성되고 이 웰은 기판의 다른 영역에서 보다 높은 불순물 농도를 가지며 또 바이어스 전압이 이 웰에 인가되는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 웰은 N-채널 MOS 트랜지스터 하방의 P형 웰 또는 P-채널 MOS 트랜지스터 하방의 N형 웰인 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 복수의 웰이 반도체 기판에 형성되어 있고 또 P형 웰 및 N형 웰이 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  11. 제7항에 있어서, MOS 트랜지스터를 포함하는 반도체 회로의 동작 상태 및 대기 상태에서 상이한 바이어스 전압이 인가됨으로써 MOS 트랜지스터의 임계 전압을 변화시키는 것을 특징으로 하는 반도체장치.
  12. 지지 기판상에 제1 절연층, 제1 반도체층, 제2 절연층 및 제2 반도체층이 순차 형성된 다층 SOI 기판의 제2 반도체층에 형성된 MOS 트랜지스터, 및
    상기 제1 반도체층에 바이어스 전압을 인가하기 위한 콘택트부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 콘택트부가 반도체 기판상에 형성되는 것을 특징으로하는 반도체장치.
  14. 제12항에 있어서, 소자분리영역이 제2 반도체 층에 형성되고 또 콘택트 영역이 상기 콘택트부를 접속하기 위한 소자분리영역에 형성되는 것을 특징으로 하는 반도체장치.
  15. 제12항에 있어서, 반도체층상에 형성된 MOS 트랜지스터 하방에 있는 반도체 기판의 표면에 웰이 형성되고 이 웰은 기판의 다른 영역에서 보다 높은 불순물 농도를 가지며 또 바이어스 전압이 이 웰에 인가되는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 상기 웰은 N-채널 MOS 트랜지스터 하방의 P형 웰 또는 P-채널 MOS 트랜지스터 하방의 N형 웰인 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 복수의 웰이 반도체 기판에 형성되어 있고 또 P형 웰 및 N형 웰이 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서, P형 웰 및 N형 웰이 절연층에 의해 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  19. 제18항에 있어서, 상기 절연층이 제2 반도체 층, 제2 절연층 및 제1 반도체층을 통하여 형성된 소자분리영역을 형성하는 절연층의 일부인 것을 특징으로 하는 반도체장치.
  20. 제12항에 있어서, MOS 트랜지스터를 포함하는 반도체 회로의 동작 상태 및 대기 상태에서 상이한 바이어스 전압을 인가함으로써 MOS 트랜지스터의 임계 전압을 변화시키는 것을 특징으로 하는 반도체장치.
  21. 다음 공정을 포함하는 반도체장치의 제조방법:
    (a) 반도체 기판 또는 반도체 층상에 매립 절연막 및 표면 반도체 층이 형성된 SOI 기판의 상기 표면 반도체 층에 소자분리영역을 형성하는 공정;
    (b) 상기 반도체 기판 또는 반도체 층에 도달하는 트랜치를 상기 소자분리영역내에 형성하는 공정;
    (c) 상기 트랜치를 포함하는 표면 반도체 층의 전면에 절연막을 형성하는 공정;
    (d) 상기 절연막을 에칭백하는 것에 의해 상기 트랜치의 측벽에 사이드 월 스페이서를 형성하는 것과 함께 트랜치 저부의 상기 반도체 기판 또는 반도체 층을 노출시키는 공정; 및
    (e) 상기 트랜치내에 도전막을 매립하는 것에 의해 소자분리영역내에 상기 도전체 기판 또는 반도체 층에 접속된 콘택트부를 형성하는 공정.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643106B2 (en) 2006-06-27 2014-02-04 National University Corporation Tohoku University Semiconductor device

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437132B2 (ja) * 1999-09-14 2003-08-18 シャープ株式会社 半導体装置
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
JP4098746B2 (ja) * 2004-04-16 2008-06-11 株式会社東芝 半導体装置
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
JP4771767B2 (ja) * 2005-07-27 2011-09-14 日本電信電話株式会社 Ｍｏｓトランジスタの制御方法
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
US20070102760A1 (en) * 2005-11-10 2007-05-10 Honeywell International Inc. Inhibiting radiation hardness of integrated circuits
JP2007179602A (ja) * 2005-12-27 2007-07-12 Hitachi Ltd 半導体装置
US7479418B2 (en) * 2006-01-11 2009-01-20 International Business Machines Corporation Methods of applying substrate bias to SOI CMOS circuits
KR100776749B1 (ko) 2006-05-19 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
JP5528667B2 (ja) 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
FR2932005B1 (fr) * 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
FR2932003B1 (fr) * 2008-06-02 2011-03-25 Commissariat Energie Atomique Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement
JP4984179B2 (ja) * 2009-02-06 2012-07-25 ソニー株式会社 半導体装置
WO2011096262A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8492210B2 (en) * 2010-12-17 2013-07-23 Institute of Microelectronics, Chinese Academy of Sciences Transistor, semiconductor device comprising the transistor and method for manufacturing the same
US8716800B2 (en) * 2010-12-31 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
JP2012222285A (ja) 2011-04-13 2012-11-12 Elpida Memory Inc 半導体装置およびその製造方法
US8647930B2 (en) * 2011-04-14 2014-02-11 Robert Bosch Gmbh Wafer with recessed plug
US8816470B2 (en) 2011-04-21 2014-08-26 International Business Machines Corporation Independently voltage controlled volume of silicon on a silicon on insulator chip
US8456187B2 (en) 2011-04-21 2013-06-04 International Business Machines Corporation Implementing temporary disable function of protected circuitry by modulating threshold voltage of timing sensitive circuit
US8525245B2 (en) 2011-04-21 2013-09-03 International Business Machines Corporation eDRAM having dynamic retention and performance tradeoff
US8492207B2 (en) 2011-04-21 2013-07-23 International Business Machines Corporation Implementing eFuse circuit with enhanced eFuse blow operation
US8415743B2 (en) * 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8552500B2 (en) 2011-05-24 2013-10-08 International Business Machines Corporation Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability
US9054221B2 (en) * 2011-08-31 2015-06-09 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with a common back gate isolation region and method for manufacturing the same
JP6202515B2 (ja) * 2013-01-11 2017-09-27 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2015023192A (ja) * 2013-07-19 2015-02-02 日本放送協会 固体撮像素子
WO2015042049A1 (en) * 2013-09-17 2015-03-26 Wave Semiconductor, Inc. Multi-threshold circuitry based on silicon-on-insulator technology
JP5745006B2 (ja) * 2013-11-06 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
JP2015164214A (ja) * 2015-04-30 2015-09-10 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
CN106328504B (zh) * 2015-06-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6263162B2 (ja) * 2015-12-21 2018-01-17 三菱重工業株式会社 トランジスタ
KR20210062129A (ko) * 2019-11-20 2021-05-31 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102546554B1 (ko) * 2020-03-03 2023-06-23 주식회사 효산 멀티 soi 기판 제조 방법 및 멀티 soi 기판
EP4125118A1 (en) * 2021-07-30 2023-02-01 Infineon Technologies AG Electronic device and charge pump circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0836194B1 (en) * 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0832040A (ja) 1994-07-14 1996-02-02 Nec Corp 半導体装置
KR0135838B1 (ko) 1994-09-07 1998-04-24 김광호 실리콘 온 인슐레이터(soi) 기판을 이용한 반도체장치 및 백-게이트 바이어스 인가방법
JPH08222705A (ja) 1995-02-14 1996-08-30 Hitachi Ltd 相補型半導体装置
JPH10125925A (ja) 1996-10-24 1998-05-15 Toshiba Corp 半導体集積回路
JPH10141487A (ja) 1996-11-08 1998-05-29 Komatsu Ltd 作業車両の変速制御装置
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
JP3437132B2 (ja) * 1999-09-14 2003-08-18 シャープ株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643106B2 (en) 2006-06-27 2014-02-04 National University Corporation Tohoku University Semiconductor device

Also Published As

Publication number Publication date
US7115950B2 (en) 2006-10-03
JP2001168338A (ja) 2001-06-22
JP3437132B2 (ja) 2003-08-18
KR100400855B1 (ko) 2003-10-08
US20050253197A1 (en) 2005-11-17

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