JP2015164214A - 半導体装置および半導体装置の制御方法 - Google Patents
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Abstract
【課題】薄膜BOX−SOI構造であり、ロジック回路の高速動作とメモリ回路の安定動作とを両立できる半導体装置を提供する。【解決手段】半導体層3は第1導電型の半導体支持基板1上の絶縁膜4上に形成されている。ロジック回路に含まれる第一の電界効果型トランジスタ直下において、半導体支持基板1中の不純物層は、第2導電型の第1不純物領域6Wと、第1不純物領域6W内に配置された第1導電型の第2不純物領域6Zaと、第2不純物領域6Za内に配置された第2導電型の第3不純物領域13、14とを含む。第1不純物領域6Wおよび第3不純物領域13、14は互いに隔てられている。第3不純物領域13、14は第一の電界効果型トランジスタの直下にある。【選択図】図5
Description
この発明は、半導体装置および半導体装置の制御方法に係る発明であり、たとえば、SOI構造を有する半導体装置および、その制御方法に適用することができる。
SOI(Silicon On Insulating)デバイスは、低消費電力、高速動作やラッチアップフリーなどの多くの優れた特性を有する。特に、BOX(Buried OXide)層を10nm程度まで薄膜化した薄膜BOX−SOIデバイスでは、プレーナ型のダブルゲートとなる。したがって、SOI層の不純物濃度を低く保ったままで、短チャネル化することができ、65nm世代以降で顕在化してきた不純物揺らぎに起因したしきい値電圧のバラツキを小さくできるという利点を有する。当該BOX−SOIデバイスに関する先行技術文献として、たとえば特許文献1および非特許文献1などが存する。
ここで、しきい値電圧バラツキとSRAM(Static Random Access Memory)動作安定性との関係について述べる。しきい値電圧のバラツキが20mVでは、動作マージンに余裕がある。しかしながら、しきい値電圧のバラツキが40mV存在する場合には、動作マージンはほぼ消失する。65nm世代以降のトランジスタにおいて、従来バルクトランジスタを使用した場合、しきい値電圧のバラツキを40mV以下にすることは難しい。したがって、SRAMの安定動作の維持は困難となる。
薄膜BOX−SOIデバイスでは、しきい値電圧のバラツキを低減できるだけでなく、膜厚10nm程度の薄膜BOX層を採用しているため、バックバイアス印加により、トランジスタ特性を制御できるという特徴を併せ持つ。バックバイアスにて、トランジスタのしきい値電圧をはじめとした諸特性を制御できることは、上記非特許文献1にて示されている。また、非特許文献1には、SOI構造を採用しているため、フォワード・バイアスを印加しても接合リーク電流が流れず、結果として、従来バルクデバイスに比べ、非常に広範囲にバックバイアスを印加できることも、同時に示されている。
R.Tsuchiya et al、"Silicon on Thin BOX:A New Paradigm of The CMOSFET for Low−Power and High−Performance Application Featuring Wide−Range Back−Bias Control"、IEDM Tech.、2004、pp631
しかし、半導体デバイスに、ロジック回路とSRAMメモリセルとを形成する場合において、上記バックバイアスを具体的にどのように印加してデバイスを動作させる方が良いのかについては、明確には示されていなかった。つまり、非特許文献1では、薄膜BOX−SOI構造で、同一半導体基板にロジック回路とSRMAとが形成されている半導体装置、およびバックバイアスに関する事項は、開示されている。しかしながら、非特許文献1では、ロジック回路の高速動作とSRAMの安定動作とを両立させることができる半導体装置、および当該半導体装置の制御方法について何も言及されていない。
そこで、本発明は、薄膜BOX−SOI構造で、同一半導体基板にロジック回路とメモリ回路とが形成されている半導体装置において、ロジック回路の高速動作およびメモリ回路の安定動作を両立させることができる半導体装置および、その制御方法を提供することを目的とする。
本発明に係る1の実施の形態においては、半導体装置は、半導体支持基板と、前記半導体支持基板上に形成される、厚さ10nm以下の絶縁膜と、前記絶縁膜上に形成される半導体層と、前記半導体層の上面内に配置され、第2導電型の第一のソース・ドレイン領域と第一のゲート電極を有する第一の電界効果型トランジスタと、前記半導体層の上面内に配置され、前記半導体層の表面内に配置された素子分離膜により前記第一の電界効果型トランジスタと電気的に絶縁されており、第2導電型の第二のソース・ドレイン領域と第二のゲート電極を有する第二の電界効果型トランジスタとを、備えており、前記第一のゲート電極下方において、前記半導体支持基板には、第1導電型の前記半導体支持基板に第2導電型の第1不純物領域が配置され、前記第1不純物領域内に第1導電型の第2不純物領域が配置され、前記第一のゲート電極の直下で前記第2不純物領域と前記絶縁膜の間に第1導電型の第3不純物領域が配置され、前記第二のゲート電極下方において、前記半導体支持基板には、第1導電型の前記半導体支持基板に第2導電型の第4不純物領域が配置され、前記第4不純物領域内に第1導電型の第5不純物領域が配置され、前記第二のゲート電極の直下で前記第5不純物領域と前記絶縁膜の間に第1導電型の第6不純物領域が配置されており、前記第一の電界効果型トランジスタは、ロジック回路を構成し、前記第二の電界効果型トランジスタは、メモリ回路を構成する。さらに、前記第6不純物領域の不純物濃度は、前記第3不純物領域の不純物濃度よりも、低い。
上記1の実施例により、ロジック回路を構成するトランジスタに印加させるバックバイアスと、メモリ回路を構成するトランジスタに印加させるバックバイアスとを、異なる極性とすることができる。したがって、前者のバックバイアスとして順方向のバイアスを印加し、後者のバックバイアスとして逆方向のバイアスを印加するができる。当該バックバイアスの印加により、ロジック回路の高速化とメモリ回路の動作安定性とを両立させることができる。
本発明は、本発明者らが、下記新現象が生じることを見出した結果に基づく。その結果について以下に示す。
図1に、トランジスタのしきい値電圧のバラツキのバックバイアス依存性を示す。しきい値電圧のバラツキは、バックバイアス依存性を示すが、従来のバルクデバイスの場合、バック・バイアスに逆方向バイアスを印加すると、しきい値電圧のバラツキが増加することが分かっている。
しかし、薄膜BOX−SOIデバイスの場合、バックバイアスとして逆方向バイアスを印加する。すると、図1の領域Aに示す通り、しきい値電圧のバラツキはむしろ低減することを見出した(領域Aの縦幅が、逆方向バイアスの値が大きくなるほど狭くなっている)。
従来のバルクデバイスの場合、基板バイアスを印加すると、この基板バイアスが直接チャネル下部の空乏層幅の変動に影響を与える。したがって、バックバイアスとして逆方向バイアスを印加すると、チャネル下部の空乏層は増大し、結果として、空乏層幅はバックバイアスを印加しないときよりも広がる。つまり、チャネル下方深くまで空乏層幅は、広がることになる。したがって、従来のバルクデバイスの場合には、この空乏層幅の増大とともに、この空乏層幅内に含まれる不純物数も増大するため、結果として、不純物電荷量のばらつきが増大する。
一方、従来のバルクデバイスにおいて、バックバイアスとして逆方向バイアスを印加すると、急峻なサブスレッショルド係数が得られるようになる。このため、プロセスバラツキに起因したしきい値電圧のバラツキは、低減させることができる。
しかし、従来のバルクデバイスの場合には、このプロセスバラツキに起因したしきい値電圧のバラツキの低減効果よりも、不純物電荷ばらつきに起因したしきい値電圧のバラツキ増大の寄与の方が大きくなる。このため、結果として、バックバイアスとして逆方向バイアスを印加すると、しきい値電圧のバラツキは増大すると考えられる。
ところが、薄膜BOX−SOIの場合には、完全空乏型のSOI構造を採用している。このため、チャネル下部の空乏層がSOI/BOX層まで広がった状態で、デバイスは動作する。したがって、バックバイアスとして逆方向バイアスを印加した場合には、空乏層幅の変動量は、上記バルクデバイスに比べて小さく、不純物電荷量のバラツキも小さくなる。
したがって、不純物電荷ばらつきに起因したしきい値電圧のバラツキ増大の寄与は小さく、プロセスバラツキに起因したしきい値電圧のバラツキの低減効果が大きくなる。このため、薄膜BOX−SOIでは、バックバイアスとして逆方向バイアスを印加すると、しきい値電圧のバラツキは、低減すると考えられる。なお、薄膜BOX−SOIで、バックバイアスとして逆方向バイアスを印加する。すると、図1中の下方に示した通り、バックバイアスがゼロである場合と比較して、バックバイアスが−1.2Vである場合の方が、しきい値電圧のバラツキを、約16%低減できることを確認した。
本発明は、上記現象を元に、上記発明が解決しようとする課題に鑑みてなされたものである。以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
<実施の形態1>
半導体装置のフロアプラン例を図2に示す。高い素子性能が要求されるロジック回路および、高速/大容量メモリ回路をSOI型MISFET(Metal Insulaton Semiconductor Field Effect Transistor)100で作製する。他方、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型MIFSET200を作製する。これにより、図2に示す、高性能なシステムLSI(Large Scale Integration)の作製が可能になる。
半導体装置のフロアプラン例を図2に示す。高い素子性能が要求されるロジック回路および、高速/大容量メモリ回路をSOI型MISFET(Metal Insulaton Semiconductor Field Effect Transistor)100で作製する。他方、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型MIFSET200を作製する。これにより、図2に示す、高性能なシステムLSI(Large Scale Integration)の作製が可能になる。
また、図3にMEMS(Micro Electro Mechanical Systems)との混載例を示す。高速処理が必要なLSIをSOI型MIFSETで作製し、RF(Radio Frequency)モジュールやセンサなどのMEMSをバルク領域に形成する。これにより、高性能MEMS混載集積回路を安価に提供することができる。
図4は、SOI型MISFET100およびバルク型MIFSET200の構成を示す断面図である。ここで、図4において、SOI型MISFET100の左側がNMOSであり、SOI型MISFET100の右側がPMOSである。また、バルク型MISFET200の左側がNMOSであり、バルク型MISFET200の右側がPMOSである。なお、図5に示すように、SOI型MISFET100である両方のトランジスタが、同じ導電型のトランジスタであっても良い。図4において、絶縁膜31内に形成されているプラグ30は、シリサイド膜21を介してソース・ドレイン領域8〜11に接続されている。当該シリサイド膜21により、プラグ30とソース・ドレイン領域8〜11とのコンタクト抵抗を低減させることができる。図5において、V1は、順方向のバックバイアスである。V2は、逆方向のバックバイアスである。
次に、本実施の形態に係るSOI型MISFET100の主要部の構成について説明する。
図4,5に示すように、SOI型MISFET100は、半導体支持基板1、絶縁膜4、および半導体層3を有する。ここで、半導体支持基板1上に形成される絶縁膜4の膜厚は、10nm以下である。なお、半導体層3は、絶縁膜(BOX層)4上に形成されている。
また、図4,5に示すSOI型MISFET100の左側のトランジスタ(第一の電界効果型トランジスタと把握できる)は、半導体層3の上面内に形成されており、ロジック回路を構成する。当該第一の電界効果型トランジスタは、半導体層3の表面内に形成されるソース・ドレイン領域8,9と、半導体層3上に形成されるゲート構造とを備えている。ここで、当該ゲート構造は、半導体層3上に形成されるゲート絶縁膜5と、当該ゲート絶縁膜5上に形成されるゲート電極(第一のゲート電極と把握できる)20とから成る。また、当該ゲート構造の両側面には、サイドウォール膜12が形成されている。また、ソース・ドレイン領域8,9は、第一のゲート電極20の両脇における半導体層3の表面内に形成されている。
また、図4,5に示すSOI型MISFET100の右側のトランジスタ(第二の電界効果型トランジスタと把握できる)は、半導体層3の上面内に形成されており、メモリ回路を構成する。当該第二の電界効果型トランジスタは、半導体層3の表面内に形成されるソース・ドレイン領域10,11と、半導体層3上に形成されるゲート構造とを備えている。ここで、当該ゲート構造は、半導体層3上に形成されるゲート絶縁膜5と、当該ゲート絶縁膜5上に形成されるゲート電極(第二のゲート電極と把握できる)20とから成る。また、当該ゲート構造の両側面には、サイドウォール膜12が形成されている。なお、上記第一の電界効果型トランジスタと上記第二の電界効果型トランジスタとは、素子分離膜2により、電気的に絶縁されている。また、ソース・ドレイン領域10,11は、第二のゲート電極20の両脇における半導体層3の表面内に形成されている。
ここで、上記第一のゲート電極下方および上記第二のゲート電極下方における、半導体層3(すなわち、チャネル領域)の不純物濃度は、1×1016/cm3程度である。
また、図4,5のSOI型MISFET100の半導体支持基板1に注目する。図4に示す構成では、上記第一のゲート電極20下方において、半導体支持基板1には、トリプルウェルが形成されている。他方、図5に示す構成では、上記第一のゲート電極20下方および上記第二のゲート電極20下方において、半導体支持基板1には、トリプルウェルが形成されている。ここで、トリプルウェルは、第1導電型の半導体支持基板1に第2導電型の第1ウェルを形成し、当該第1ウェル内に第1導電型の第2ウェルを形成することにより、構成(作成)される。
たとえば、図4に示すSOI型MISFET100では、第一のゲート電極20の下方のN型の半導体支持基板1には、P型ウェル領域6TとN型ウェル領域6とが下方向から当該順に形成されている。他方、第二のゲート電極20の下方のN型の半導体支持基板1には、P型ウェル領域7が形成されている。図4に示すように、各ウェル6,6T,7の形成により(トリプルウェルの形成により)、第一のゲート電極20の下方の半導体支持基板1の領域と第二のゲート電極20の下方の半導体支持基板1の領域とを電気的に分離することができる。
また、図5に示すSOI型MISFET100では、第一のゲート電極20の下方のP型の半導体支持基板1および第二のゲート電極20の下方のP型の半導体支持基板1には、N型ウェル領域6WとP型ウェル領域6Za,6Zbとが下方向から当該順に形成されている。ここで、ウェル領域6Zaとウェル領域6Zbとは、図5に示すように電気的に分離されている。したがって、図5に示すように、各ウェル6W,6Za,6Zbの形成により(トリプルウェルの形成により)、第一のゲート電極20の下方の半導体支持基板1の領域と第二のゲート電極の下方の半導体支持基板1の領域とを電気的に分離することができる。
なお、図5において、素子分離膜2を介して、ウェル領域6Zaには、第一の電界効果型トランジスタの順方向バイアスが、バックバイアスとして印加される。他方、図5において、ウェル領域6Zbには、第二の電界効果型トランジスタの逆方向バイアスが、バックバイアスとして印加される。
また、図4では具体的には図示されていないが、ウェル領域6には、第一の電界効果型トランジスタの順方向バイアスが、バックバイアスとして印加される。他方、ウェル領域7には、第二の電界効果型トランジスタの逆方向バイアスが、バックバイアスとして印加される。
また、図4のSOI型MISFET100において、上記第一のゲート電極20の下方の半導体支持基板1に注目する。すると、半導体支持基板1には、ソース・ドレイン領域8,9の下方における半導体支持基板1の表面内に形成される、ウェル領域6の導電型と異なる導電型を有する不純物領域13,14が形成されている。また、図5のSOI型MISFET100において、上記第一のゲート電極20の下方の半導体支持基板1に注目する。すると、半導体支持基板1には、ソース・ドレイン領域8,9の下方における半導体支持基板1の表面内に形成される、ウェル領域6Zaの導電型と異なる導電型を有する不純物領域13,14が形成されている。
ここで、上記各不純物領域13,14の不純物濃度は、1×1018/cm3程度である。
また、図4のSOI型MISFET100において、上記第一のゲート電極20の下方に位置する、半導体支持基板1の表面内には、第一の電界効果型トランジスタのしきい値電圧調整のための不純物領域25が形成されている。上記第二のゲート電極20の下方に位置する、半導体支持基板1の表面内には、第二の電界効果型トランジスタのしきい値電圧調整のための不純物領域26が形成されている。ここで、不純物領域25の導電型は、ウェル領域6の導電型と同じである。また、不純物領域26の導電型は、ウェル領域7の導電型と同じである。ただし、不純物領域26の不純物濃度は、不純物領域25の不純物濃度よりも低い。
また、図5のSOI型MISFET100において、上記第一のゲート電極20の下方に位置する、半導体支持基板1の表面内には、第一の電界効果型トランジスタのしきい値電圧調整のための不純物領域25が形成されている。上記第二のゲート電極20の下方に位置する、半導体支持基板1の表面内には、第二の電界効果型トランジスタのしきい値電圧調整のための不純物領域26が形成されている。ここで、不純物領域25の導電型は、ウェル領域6Zaの導電型と同じである。また、不純物領域26の導電型は、ウェル領域6Zbの導電型と同じである。ただし、不純物領域26の不純物濃度は、不純物領域25の不純物濃度よりも低い。
たとえば、ここで、上記不純物領域25の不純物濃度は、1×1018/cm3程度であり、上記不純物領域26の不純物濃度は、1×1017/cm3程度である。
次に、図5の構成の製造方法を簡単に説明する。
図5において、従来の方法により、素子分離膜2の形成、ウェル形成6W,6Za,6Zbを行う。ここで、各トランジスタには異なる極性のバックバイアスを印加して、デバイスを動作させる。このため、上記ウェル形成の際には、各ゲート電極20の下方の半導体支持基板1には、上述したトリプルウェルを形成する。こうすることで、ウェル領域6Za,6Zb同士が電気的に分離されるので、各トランジスタに上記異なる極性のバックバイアスを印加できる。さらに、トリプルウェル構造側において、順方向バイアスを印加したとしても、半導体支持基板1内において、リーク電流が流れなくなる。
続いて、しきい値電圧調整用のイオン注入を行う(不純物領域25,26形成のためのイオン注入)。この際、第一の電界効果型トランジスタ側では、当該第一の電界効果型トランジスタのしきい値電圧がターゲットのしきい値電圧となるように、所望の不純物濃度で前記イオン注入を行う。他方、第二の電界効果型トランジスタ側では、前記所望の不純物濃度よりも低濃度の不純物濃度で前記イオン注入を行う。これにより、当該第二の電界効果型トランジスタにバックバイアスとして逆方向バイアスを印加した状態において、当該第二の電界効果型トランジスタのしきい値電圧は、高くなる。
なお、上記のように、不純物領域26の不純物濃度は、より低濃度である。このため、第二の電界効果型トランジスタ側において、当該不純物濃度に起因したしきい値電圧のバラツキ増大をより抑制できる。
続いて、ゲート構造5,20の形成、エクステンションイオン注入、サイドウォール膜12形成を行う。サイドウォール膜12を形成した後、選択エピタキシャル成長を利用して、拡散層領域にシリコンを選択エピタキシャル成長させる。しかる後に、ソース・ドレイン領域8,9,10,11の形成を行う。その際、第一の電界効果型トランジスタの形成領域のみ、接合容量低減のための絶縁膜4より下層へ不純物の導入を行う。つまり、図5に示したように、第一の電界効果型トランジスタを構成する電極利用域8,9の下方における半導体支持基板1の表面内に、不純物領域13,14を形成する。
当該不純物領域13,14の形成は、絶縁膜4より下層に導入された不純物の低濃度化が目的である。このため、上記不純物領域25の不純物濃度と同等の不純物濃度での、不純物領域13,14形成のためのイオン注入が実施される。ここで、上記のとおり、不純物領域25の不純物の導電型と不純物領域13,14の不純物の導電型とは、相違する。このように、絶縁膜4より下層へ所定の導電型の不純物導入を行うことにより、上述したように、接合容量の低減を行う。
なお、当該不純物導入は、ゲート構造およびサイドウォール膜12をマスクとして使用し、不純物の導入深さを調整して実施する。このように、ソース・ドレイン領域形成のためのイオン注入後に、連続して接合容量低減のための不純物導入を行うことができる。したがって、当該接合容量低減のための不純物導入工程の追加に伴う、マスク増大は発生しない。しかる後は、従来半導体デバイスの製造フローを実施し、半導体素子を完成させる。
次に、図4に示す構造の製造方法を、工程断面図を用いて具体的に説明する。
面方位(100)、P導電型、抵抗率10ohm・cm、直径20cmの単結晶Siよりなり、主表面が鏡面研磨された半導体基板を用意する。そして、当該半導体基板上に10nm厚のシリコン熱酸化膜を形成する。その後、シリコン熱酸化膜が形成された半導体基板に対して、公知の超薄膜SOI基板の製造法に基づき水素のイオン注入を実施した。注入量は5×1016/cm2とした。当該イオン注入の結果、単結晶Si基板主表面からおよそ40nmの深さに、結晶欠陥層が形成される。この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面同士を密着させる。
次に、密着させた二枚のSi基板を500℃に加熱する。この熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Si基板が剥離される。これにより、半導体支持基板1上に、10nm厚のシリコン熱酸化膜(絶縁膜)4が密着し、当該絶縁膜4上に、約20nm厚の単結晶Si薄膜(半導体層)3が密着する。この状態より1100℃の高温熱処理を施す。これにより、絶縁膜4と半導体支持基板1との接着強度が格段に向上し、通常の単結晶基板並みの接着強度となる。
この状態より、半導体層3の表面、すなわち剥離面、を砥粒を含まない表面研磨法により鏡面研磨する。これにより、図6に示すSOI基板が用意できる。図6から分かるように、半導体支持基板1、絶縁膜4および半導体層3が下から当該順に積層されることにより、SOI基板は構成される。ここで、当該絶縁膜(BOX層)4の膜厚は、10nm以下の薄膜である。また、半導体支持基板1は、N型の導電型を有している。
なお、図6に示すSOI基板は、同様な仕様の市販のものを購入しても良い。この場合には、SOI基板上にシリコン酸化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶Si層になるまで、Si層を薄層化して使用する。また、ELO(Epitaxial Lateral Overgrowth)やSPE(Solid Phase Epitaxiy)等のエピタキシャル薄膜成長技術を用い、バルク基板上にSOI構造を作製する手法も採用できる。
図6の構成において、シリコン酸化膜36およびシリコン窒化膜37Nを当該順に形成する(図7)。ここで、形成したシリコン窒化膜37Nは、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。
次に、レジストマスク35を塗布した後に、所望領域のレジストマスク35のみ除去する(図7)。つまり、後に形成されるトランジスタのアクティブエリア上方にのみ、レジストマスク35を残存させる。その後、レジストマスク35をマスクとして、所望領域の、シリコン窒化膜37N、シリコン酸化膜36、半導体層3、絶縁膜4、および半導体支持基板1の一部を除去する(図8)。つまり、図8に示すように、素子分離膜2形成用のトレンチT1が、形成される。
次に、トレンチT1を充填するように、図8に示す構造体上に、シリコン酸化膜を形成する。その後、当該シリコン酸化膜およびシリコン窒化膜37Nに対して研磨処理を施す。これにより、図9に示すように、トレンチT1に素子分離膜2が形成されると共に、シリコン窒化膜37Nが除去される。当該素子分離膜2により、隣接して形成される各トランジスタは、電気的に分離される。
次に、図9の構造体のNMOS形成領域に対して、P型のウェル領域6T形成のためのイオン注入およびN型ウェル領域6形成のためのイオン注入を施す。これに対して、図9の構造体のPMOS形成領域に対しては、P型のウェル領域7形成のイオン注入処理を施す。つまり、図10に示すように、NMOS形成領域の半導体支持基板1内には、ウェル領域6,6Tから成るトリプルウェルが形成される。他方、図10に示すように、PMOS形成領域の半導体支持基板1内には、ウェル領域7のみが形成される。
つまり、少なくとも第一のゲート電極20下方において、半導体支持基板1には、第1導電型の前記半導体支持基板に第2導電型の第1ウェルが形成され、第1ウェル内に第1導電型の第2ウェルが形成された、トリプルウェルが形成される。そして、当該トリプルウェルの形成により、第一のゲート電極20の下方の半導体支持基板1の領域と第二のゲート電極20の下方の半導体支持基板1の領域とを電気的に分離することができる。
なお、上記の通り、第一のゲート電極20は、ロジック回路を構成する第一の電界効果型トランジスタ(図4の領域100の左側のトランジスタ)の構成要素ある。また、第二のゲート電極20は、メモリ回路を構成する第二の電界効果型トランジスタ(図4の領域100の右側のトランジスタ)の構成要素ある。
次に、図10に示す構造体のSOI型MISFET形成領域A100のNMOS形成領域に、N型の不純物イオンを注入する。これにより、図11に示すように、SOI型MISFET形成領域A100のNMOS形成領域の半導体支持基板1の表面内に、不純物領域25を形成する。当該不純物領域25は、当該NMOSトランジスタ(上記第一の電界効果型トランジスタと把握できる)のしきい値電圧調整のための領域である。また、図10に示す構造体のSOI型MISFET形成領域A100のPMOS形成領域に、P型の不純物イオンを注入する。これにより、図11に示すように、SOI型MISFET形成領域A100のPMOS形成領域の半導体支持基板1の表面内に、不純物領域26を形成する。当該不純物領域26は、当該PMOSトランジスタ(上記第二の電界効果型トランジスタと把握できる)のしきい値電圧調整のための領域である。
ここで、上記各不純物イオン注入により、上記第二の電界効果型トランジスタを構成するゲート電極20の下方に位置する半導体支持基板1の表面付近の不純物濃度は、次のようになる。つまり、当該不純物濃度は、上記第一の電界効果型トランジスタを構成するゲート電極20の下方に位置する半導体支持基板1の表面付近の不純物濃度よりも、低くなる。
また、図10に示す構造体のバルク型MISFET形成領域A200のNMOS形成領域に、N型の不純物イオンを注入する。これにより、図11に示すように、バルク型MISFET形成領域A200のNMOS形成領域の半導体支持基板1の表面内に、不純物領域27を形成する。当該不純物領域27は、当該NMOSトランジスタのしきい値電圧調整のための領域である。さらに、図10に示す構造体のバルク型MISFET形成領域A200のPMOS形成領域に、P型の不純物イオンを注入する。これにより、図11に示すように、バルク型MISFET形成領域A200のPMOS形成領域の半導体支持基板1の表面内に、不純物領域28を形成する。当該不純物領域28は、当該PMOSトランジスタのしきい値電圧調整のための領域である。
ここで、図6〜10の工程断面図では、SOI型MISFETの形成領域A100とバルク型MISFETの形成領域A200は、同じフローであるため、共通の工程断面図を用いて説明した。しかし、図11以降では、説明をわかり易くするため、SOI型MISFETの形成領域A100とバルク型MISFETの形成領域A200とを、夫々別々に図示し、説明を行う。
次に、バルク型MISFET形成領域A200に形成されている、シリコン酸化膜36、半導体層3および絶縁層4を除去する。また、当該除去処理と同時に、SOI型MISFET形成領域A100に形成されるバックバイアスの給電部(図5の符号d1)に形成されている、シリコン酸化膜36、半導体層3および絶縁層4を除去する。続いて、残存しているシリコン酸化膜36をフッ酸洗浄等により選択除去する。当該工程により、図12に示すように、SOI型MISFETの形成領域A100のアクティブ領域からは、半導体層3の上面が露出する。他方、バルク型MISFETの形成領域A200のアクティブエリアからは、半導体支持基板1が露出する。
上記のように、バックバイアス給電部の半導体層3、絶縁層4等の除去処理と、バルク型MISFETの形成領域A200の半導体層3、絶縁層4等の除去処理とを同時に実施することにより、工程の簡略を図ることができる。ここで、バックバイアス給電部形成領域付近の工程断面図は、図示を省略している。
次に、熱酸化膜1.8nmの形成とその表面をNOガスにより窒化することにより0.2nmの窒化膜を主表面に積層形成し、ゲート絶縁膜5を形成する。続いてゲート絶縁膜5上に、たとえば100nm厚の多結晶Si膜を化学気相堆積法により堆積する。次に、多結晶Si膜上に、主にシリコン窒化膜で構成されるゲート保護膜を堆積する。そして、従来公知のMISFETの製造方法により、ゲート構造5,20とゲート保護膜37のパターニングを行う(図13)。ここで、ゲート構造は、ゲート絶縁膜5と多結晶Siから成るゲート電極20とが当該順に積層された積層体である。
続いて、領域A100,A200のNMOS形成領域に、たとえばAsイオンを注入する。ここで、ソース・ドレイン領域8〜11の端部とゲート電極20の端部との距離(Lov)を制御するため、Asイオンを注入する前に、酸化膜をデポ、エッチバックして形成したオフセット・スペーサ12を形成しても良い。また、このとき、スペーサ12はエッチバックを行わず、酸化膜を堆積したままで、形成することもできる。いずれの場合も、堆積する酸化膜の膜厚にて距離(Lov)を制御することができるようになる。これにより、図14に示すように、SOI型MISFET形成領域A100のNMOS形成領域における、半導体層3の表面内に、N型のソース・ドレイン領域8,9が形成される。また、バルク型MISFETの形成領域A200のNMOS形成領域における、半導体支持基板1の表面内に、N型のソース・ドレイン領域8,9が形成される。ここで、各ソース・ドレイン領域8,9は、各NMOS領域に存する各ゲート電極20の両脇に形成される。なお、ゲート電極20の両側面には、二重構造のスペーサ12が形成される。
また、領域A100,A200のPMOS形成領域に、たとえばBF2イオンを注入する。これにより、図14に示すように、SOI型MISFET形成領域A100のPMOS形成領域における、半導体層3の表面内に、P型のソース・ドレイン領域10,11が形成される。また、バルク型MISFETの形成領域A200のPMOS形成領域における、半導体支持基板1の表面内に、P型のソース・ドレイン領域10,11が形成される。ここで、各ソース・ドレイン領域10,11は、各PMOS領域に存する各ゲート電極20の両脇に形成される。
続いて、バルク型MISFET形成領域A200における、NMOS形成領域に、たとえば、B(ホウ素)イオンを注入する。これにより、当該NMOS形成領域に存するゲート電極20の下方付近において、半導体支持基板1の表面内に、ハロー領域50が形成される(図15)。また、バルク型MISFET形成領域A200における、PMOS形成領域に、たとえば、P(リン)イオンを注入する。これにより、当該PMOS形成領域に存するゲート電極20の下方付近において、半導体支持基板1の表面内に、ハロー領域51が形成される(図15)。当該ハロー領域50,51は、バルク型MISFETの短チャネル効果を抑制するために、形成する。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、たとえばチルト角20度の斜めイオン注入としても、何ら差し支えない。
次に、図15の構造体上全面に、シリコン酸化膜を形成する。その後、当該シリコン酸化膜に対して、異方性ドライエッチングを施す。これにより、各ゲート電極20側壁部に、各々サイドウォール膜12が形成される(図16)。
続いて、図16に示す構造体において、SOI型MISFET形成領域A100のNMOS形成領域およびバルク型MISFET形成領域A200にNMOS形成領域に対して、P型の不純物イオン注入を行う。当該不純物イオン注入の際に、サイドウォール膜12が側面に形成されているゲート電極20は、マスクとして機能する。
当該不純物イオン注入により、図17に示すように、SOI型MISFET形成領域A100のNMOS形成領域の半導体支持基板1の表面内に、P型の不純物領域13,14が形成される。なお、ゲート電極20をマスクとした上記不純物イオン注入処理が実施されたので、不純物領域13,14は、ソース・ドレイン領域8,9の下方に形成される。なお、不純物領域13,14の不純物濃度は、ウェル領域6の不純物濃度と同程度であり、不純物領域13,14の不純物の導電型は、ウェル領域6の不純物の導電型と異なる。
また、当該不純物イオン注入により、図17に示すように、バルク型MISFET形成領域A200のNMOS形成領域の半導体支持基板1の表面内に、P型の不純物領域13,14が形成される。なお、ゲート電極20をマスクとした上記不純物イオン注入処理が実施されたので、不純物領域13,14は、ソース・ドレイン領域8,9の直下に形成される。つまり、ソース・ドレイン領域8,9と不純物領域13,14とにより、2段構造のソース・ドレイン領域が形成される。ここで、不純物領域13,14の不純物濃度は、ウェル領域6の不純物濃度と同程度であり、不純物領域13,14の不純物の導電型は、ウェル領域6の不純物の導電型と異なる。
続いて、図16に示す構造体において、バルク型MISFET形成領域A200にPMOS形成領域に対して、N型の不純物イオン注入を行う。当該N型の不純物イオン注入の際に、サイドウォール膜12が側面に形成されているゲート電極20は、マスクとして機能する。
当該N型の不純物イオン注入により、図17に示すように、バルク型MISFET形成領域A200のPMOS形成領域の半導体支持基板1の表面内に、N型の不純物領域15,16が形成される。なお、ゲート電極20をマスクとしたN型の不純物イオン注入処理が実施されたので、不純物領域15,16は、ソース・ドレイン領域10,11の直下に形成される。つまり、ソース・ドレイン領域10,11と不純物領域15,16とにより、2段構造のソース・ドレイン領域が形成される。なお、不純物領域15,16の不純物濃度は、ウェル領域7の不純物濃度と同程度であり、不純物領域15,16の不純物の導電型は、ウェル領域7の不純物の導電型と異なる。
ここで、不純物領域13,14は、SOI型MISFET形成領域A100のNMOSにおける、ソース・ドレイン領域8,9に起因した容量の低減を目的として形成される。これは、従来公知のバルク型MISFETの接合容量を低減するための方法と、同様の製造方法にて形成されたものである。すなわち、注入素子マスクとするイオン注入により先に注入したしきい値電圧調整用の注入イオンを補償すべき濃度および加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。一方、バルク型MISFET形成領域A200側では、不純物領域13,14は、低抵抗の2段構造ソース・ドレイン領域の形成を目的として形成される。
以上のように、SOI型MISFET形成領域A100における寄生容量低減のためのイオン注入工程と、バルク型MISFET形成領域A200におけるソース・ドレイン領域の低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することができる。これにより、プロセスを簡略化することができる。
その後、工程断面図では、図示しないが、SOI型MISFET形成領域において、バックバイアスをウェル領域に印加するための、当該バックバイアスの給電口となる開口部を作成する。
次に、選択エピタキシャル法を用いて、露出された単結晶Si領域上にたとえば60nm厚でSi膜52および53を選択的に成長させる。これにより、図18に示すように、SOI型MISFET形成領域A100側では、各ソース・ドレイン領域8〜11上に、エピ成長膜52が形成される。また、バルク型MISFET形成領域A200側では、各ソース・ドレイン領域8〜11上に、エピ成長膜53が形成される。なお、当該エピタキシャル法により、上記給電部である開口部の底面部に、エピ成長膜を同時に形成しても良い。
次に、ゲート保護膜37が除去された図18に示す構造体において、バルク型MISFET形成領域A200側のみに、スパッタ法により30nm厚のNi(ニッケル)膜を形成する。その後熱処理を施すことにより、シリサイド化処理を実施する。これにより、図19に示すように、バルク型MISFET形成領域A200の各ゲート電極20および各エピ成長膜53のみが、シリサイド化される。上記シリサイド化後、未反応のNi膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去する。
その後、配線層間絶縁膜の堆積と平坦化研磨、および配線層間絶縁膜31を含む配線工程等を実施する。以上により、図4に示す構成を含む半導体装置が完成する。
図4,5に示す構成において、ロジック部に対してバックバイアスとして順方向バイアスを印加し、メモリ部に対してバックバイアスとして逆方向バイアスを印加する。
したがって、ロジック部では、トランジスタにおいて発生する接合容量が低減でき、メモリ部では、トランジスタのしきい値調整用の不純物領域26の低濃度化が可能となる。よって、上記各バックバイアスを印加させて半導体装置を動作させることにより、ロジック部では高速動作が可能となり、メモリ部では安定動作が可能となる。
次に、シミュレーション結果等を用いて、本実施の形態に係る半導体装置の効果を説明する。図20は、不純物領域13,14の形成に伴う、インバータ遅延における寄生容量低減効果(高速動作効果)を示す図である。図20の横軸は、第一の電界効果型トランジスタのゲート電圧(V)であり、横軸は当該トランジスタの動作速度(ps)を示す。なお、「w/o conter inp.」は、絶縁層4が10nmである図4,5に示す構成において、不純物領域13,14を形成しない場合(以下、単に不純物領域無し構造と称する)の計算結果である。また、「with conter inp.」は、不純物領域13,14を有する図4,5に示す構成(以下、単に不純物領域有り構造と称する)における計算結果である。また、他の一の曲線データは、絶縁層4が数100nm以上の膜厚である場合の通常のSOI構造(以下、単に従来構造と称する)における計算結果である。
図20から分かるように、不純物領域13,14を有する図4,5に示す構成を採用することにより、ロジック回路を構成する第一の電界効果型トランジスタの動作速度を高速化させることができる。たとえば、不純物領域有り構造の動作速度は、不純物領域無し構造の動作速度よりも、約10%程度早くなる。つまり、不純物領域有り構造の方が、不純物領域無し構造と比較して、インバータ遅延は約10%低減できる。
このように、本実施の形態に係る半導体装置において、第一の電界効果型トランジスタの動作速度が高速化されるのは、次の理由によると考えられる。ここで、トランジスタの動作速度は、寄生容量Cjが大きくなると遅くなり、トランジスタ駆動電流Idsが大きくなると速くなる。
図21に示すように、トランジスタ内で発生する寄生容量は、従来構造が最も小さく、次に、不純物領域有り構造が小さくなる。そして、図21に示すように、不純物領域無し構造の場合の寄生容量が最も大きい。これにより、不純物領域有り構造の方が、不純物領域無し構造よりも、インバータ遅延を削減できることが分かる。しかし、図21のデータからでは、図20の結果、つまり、不純物領域有り構造の方が、従来構造よりもインバータ遅延が削減できることは、説明できない。以下、このことについて説明する。
従来構造では、トランジスタを微細化した際に発生する短チャネル効果の抑制が難しく、半導体層3内の不純物を高濃度化しなければならない。ところが、発明者らの検討結果によれば、従来構造を適用した場合、半導体層3内の不純物を低濃度(図22のNoi=intrinctのデータ)にすると、短チャネル効果によりオフリーク電が大幅に増大してしまう。よって、チャネル低電力用と向けトランジスタ(LSTP:LOW Stand−by Power)のオフリーク電流(〜10-11A/μm)を実現するためには、半導体層3の不純物濃度を1018cm-3以上に高濃度化しなければならなくなる。
そこで、従来構造および絶縁膜4の厚さが10nm程度の薄膜BOX構造とにおいて、共に、半導体層3の不純物濃度を3×1018cm-3とする。この場合の、ゲート電圧Vdに対するトランジスタ駆動電流Idsの計算結果を図22に示す。図22の丸印の拡大図をみるように、薄膜BOX構造の方が、従来構造と比較して、トランジスタ駆動電流Idsが12%増加していることが分かる。
さらに、薄膜BOX構造では、ダブルゲート構造の採用により、短チャネル特性に優れるため、半導体層3の不純物を低濃度化しても、LSTP向けのオフリーク電流を実現できる。従来構造を採用するSOI構造では、この半導体層3内の不純物高濃度化により、移動度が劣化し、トランジスタ駆動電流が、薄膜BOX構造を採用するSOI構造よりも低下することになる(図22)。
上記の通り、インバータ遅延は、(寄生容量/トランジスタ駆動電流)、に比例する。従来構造では、接合容量が低減する効果よりも、トランジスタ駆動電流が劣化する効果の寄与が大きくなる。このため、結果として、従来構造のインバータ遅延は、薄膜BOX構造(たとえば、上記不純物領域有り構造)を採用した場合よりも遅くなる。
また、図4,5に示した半導体装置では、上述した如く、接合リーク電流を増加させることなく、バック・バイアスを印加して、トランジスタをさらに高駆動能力化することもできる。その効果を図23に示す。図23に示した通り、第一の電界効果型トランジスタのバックバイアスとして、1.2V程度の順方向バイアスを印加する。これにより、従来構造と比較して、インバータ遅延を、さらに半減させることが可能になる。
以上の結果の通り、不純物領域13,14を有する図4,5に示す構成により、第一の電界効果型トランジスタの動作が高速化される。よって、当該第一の電界効果型トランジスタを構成要素として含むロジック回路の高速化も可能となる。
また、本実施の形態では、第二の電界効果型トランジスタのバックバイアスとして、逆方向バイアスを印加する。さらに、不純物領域26の不純物濃度は、不純物領域25の不純物濃度よりも低い。ここで、不純物領域26の不純物濃度は、第二の電界効果型トランジスタを構成するゲート電極20の下方に位置する、半導体支持基板1の表面内付近の不純物濃度である。また、不純物領域25の不純物濃度は、第一の電界効果型トランジスタを構成するゲート電極の下方に位置する、半導体支持基板1の表面付近の不純物濃度である。
したがって、上記第二の電界効果型トランジスタを有するメモリ回路の動作安定性を向上させることができる。シミュレーション結果等を用いて、当該メモリ回路の動作安定性向上効果を説明する。
図24は、図4,5に示す半導体装置において、第二の電界効果型トランジスタのバックバイアスとして、逆方向バイアスを印加した場合のスタティック・ノイズ・マージンをシミュレーションにより求めた結果である。図24の点線は、上記第二の電界効果型トランジスタにバックバイアスを印加しなかった場合の結果である。図24の実線は、上記第二の電界効果型トランジスタにバックバイアスを印加した場合の結果である。また、SRAMは通常インバータ回路を構成している。図24の横軸は、インバータを構成する一方側のトランジスタのゲート電圧であり、図24の縦軸は、インバータを構成する他方側のトランジスタのゲート電圧である。
図24に示す曲線で囲まれる領域の面積が大きいほど、マージンが大きくSRAMが安定的に動作することを示す。図24に示す通り、バックバイアスとして逆バイアスを印加することにより、バックバイアスを印加しないときと比較して、ノイズマージンは約23%改善する。
また、既に図1にて示した通り、発明者らは、薄膜(絶縁膜4の膜厚10nm以下)SOIトランジスタに、バックバイアスとして逆方向バイアスを印加することで、しきい値電圧バラツキが約16%低減できる。よって、図4,5に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加することで、メモリ回路動作の安定性は劇的に改善する。
さらに、PMOSとNMOSとから成るインバータ構成を有するSRAMにおける、しきい値電圧Vthバラツキと当該SRAM動作安定性との関係を、図25を用いて説明する。図25の横軸は、NMOSのしきい値電圧であり、図25の縦軸は、PMOSのしきい値電圧である。
SRAMの動作マージンは、図25に示すSNMリミットとWriteリミットとの、両方の制限がかかる。結果として、動作マージンは、図25の領域Aa若しくは領域Ab内の範囲である。ここで、領域Aaは、図4,5に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加しない場合である。また、領域Abは、図4,5に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加する場合である。そして、トランジスタしきい値電圧バラツキが反映されるコーナーモデル(点FS,FF,SS,SFで囲まれた範囲)が、上記SNMリミットとWriteリミットとで囲まれる範囲内に収まっていれば、SRAMは安定動作できることになる。
図25から分かるように、上記逆方向バイアスを印加しない場合では、SRAMの動作マージンがほぼ消失してしまう。つまり、領域Aaとコーナーモデルとの間に、あまりマージンが設けられない。これに対して、上記逆方向バイアスを印加した場合では、SRAMの動作マージンに十分な余裕ができる。つまり、領域Abとコーナーモデルとの間に、十分なマージンが設けることができる。
このように、図25に示すデータからも、図4,5に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加する場合には、メモリ回路の動作の安定性が向上することが分かる。
<実施の形態2>
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置において、ゲート電極に対するソース・ドレイン領域の形成位置を限定したものである。したがって、ゲート電極とソース・ドレイン領域との位置関係以外の構成は、実施の形態1と同じである。よって、以下では、当該同じ構成の説明は省略し、異なる構成部分(つまり、ゲート電極とソース・ドレイン領域との位置関係)のみについて説明する。
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置において、ゲート電極に対するソース・ドレイン領域の形成位置を限定したものである。したがって、ゲート電極とソース・ドレイン領域との位置関係以外の構成は、実施の形態1と同じである。よって、以下では、当該同じ構成の説明は省略し、異なる構成部分(つまり、ゲート電極とソース・ドレイン領域との位置関係)のみについて説明する。
図26は、実施の形態1で説明した第一の電界効果型トランジスタを構成する、第一のゲート電極20とソース・ドレイン領域8,9との位置関係を示す概略断面図である。または、図26は、実施の形態2で説明した第二の電界効果型トランジスタを構成する、第二のゲート電極20とソース・ドレイン領域10,11との位置関係を示す概略断面図である。図27は、図26の構成を上方から見た平面図である。
図26に示すように、半導体層3上には、ゲート構造が形成されている。ここで、実施の形態1でも説明したように、ゲート構造は、ゲート絶縁膜5とゲート電極20とが当該順に積層した積層体である。また、図26に示すように、第一,二のゲート電極20の両脇における半導体層3の表面内には、ソース・ドレイン領域8,9(or10,11)が形成されている。
図26および図27から分かるように、平面視おいて、ソース・ドレイン領域8,9の第一のゲート電極20形成側の端部Tmは、第一のゲート電極20の端部Twと一致している。または、ソース・ドレイン領域8,9の第一のゲート電極20形成側の端部Tmは、第一のゲート電極20の非形成側に、上記端部Twと所定の距離だけ隔てて形成されている。
また同様に、平面視おいて、ソース・ドレイン領域10,11の第二のゲート電極20形成側の端部Tnは、第二のゲート電極20の端部Tzと一致している。または、ソース・ドレイン領域10,11の第二のゲート電極20形成側の端部Tnは、第二のゲート電極20の非形成側に、上記端部Tzと所定の距離だけ隔てて形成されている。
具体的に、ソース・ドレイン領域8〜11の端部Tm(or端部Tn)とゲート電極20の端部Tw(or端部Tz)との平面視における間隔は、図26,27に示すように、0以上、2nm以下である。
一般的に、ゲート電極20をマスクとして用いて、ソース・ドレイン領域8〜11の形成のための不純物イオン注入を行い、活性化のための熱処理を施すと、不純物イオンはゲート電極20の下方にも少し拡散する。結果、平面視において、ゲート電極20とソース・ドレイン領域8〜11とは、一部領域において重複する。当該重複が生じるとGIDL(Gate Induced drain leakage)電流が増加することを発明者らはシミュレーション結果で確認した。また、当該重複領域が増大すればする程、当該GIDL電流が増加することも発明者らは、シミュレーション結果で確認した(たとえば、図28参照(横軸、オーバラック長、縦軸GIDL電流))。
よって、当該GIDL電流低減のためには、平面視において、ゲート電極20とソース・ドレイン領域8〜11とは重複し無いことが望ましい。つまり、ソース・ドレイン領域8〜11の端部Tm(or端部Tn)とゲート電極20の端部Tw(or端部Tz)との平面視における間隔は、少なくとも0以上であることが望ましい。
なお、平面視において、ゲート電極20とソース・ドレイン領域8〜11とが重複すると、両部材間で寄生容量が発生する。当該寄生容量が大きくなると、トランジスタの動作遅延を増大させる。当該寄生容量低減のためにも、平面視において、ゲート電極20とソース・ドレイン領域8〜11とは重複し無いことが望ましい。
しかしながら、ソース・ドレイン領域8〜11がゲート電極20から離れれば離れるほど、ドレイン電流が減少し、結果としてトランジスタの動作が遅くなる(動作遅延時間が長くなる)。したがって、当該動作遅延の観点から、ゲート電極20に対してソース・ドレイン領域8〜11を離し過ぎることは好ましくない。
発明者らのシミュレーションの結果、図29の結果得ることができた。つまり、動作遅延の抑制とGIDL電流の抑制とを両立させることができるためには、ソース・ドレイン領域8〜11の端部Tm(or端部Tn)とゲート電極20の端部Tw(or端部Tz)との平面視における間隔は、0以上、2nm以下である必要がある。図29には、ソース・ドレイン領域8〜11における不純物領域の濃度が高い場合と低い場合のシミュレーション結果を図示している。図29に示すように、上記平面視における間隔が、2nmより大きくなると、トランジスタの動作遅延が急激に増加する。
以上により、本実施の形態に係る半導体装置では、ソース・ドレイン領域8〜11の端部Tm(or端部Tn)とゲート電極20の端部Tw(or端部Tz)との平面視における間隔は、図26,27に示すように、0以上、2nm以下である。
したがって、トランジスタ動作の高速化を維持しつつ、GIDL電流の低減を図ることができる。なお、本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置を基礎としている。よって、実施の形態1で説明した効果も、本実施の形態に係る半導体装置は当然に有する。
1 半導体支持基板、2 素子分離膜、3 SOI層、4 絶縁膜、5 ゲート絶縁膜、6,6T,6Za,6Zb,6W,7 ウェル領域、8〜11 ソース・ドレイン領域、12 サイドウォール膜、13,14,25,26 不純物領域、20 ゲート電極、100 SOI型電界効果型トランジスタ、200 バルク型電界効果型トランジスタ、V1 順方向バイアス、V2 逆方向バイアス、Tw,Tz ゲート電極の端部、Tm,Tn ソース・ドレイン領域の端部。
Claims (15)
- 第1導電型の半導体支持基板と、
前記半導体支持基板中の不純物層と、
前記半導体支持基板上に形成される、厚さ10nm以下の絶縁膜と、
前記絶縁膜上に形成される半導体層と、
前記半導体層の上面内に配置され、第一のゲート電極を有する第一の電界効果型トランジスタを含むロジック回路と、
前記半導体層の上面内に配置され、前記半導体層の表面内に配置された素子分離膜により前記第一の電界効果型トランジスタと電気的に絶縁されており、第二のゲート電極を有する第二の電界効果型トランジスタを含むメモリ回路とを、備えており、
前記素子分離膜により分離された前記第一の電界効果型トランジスタ直下において、前記不純物層は、第2導電型の第1不純物領域と、前記第1不純物領域内に配置された前記第1導電型の第2不純物領域と、前記第2不純物領域内に配置された前記第2導電型の第3不純物領域とを含み、前記第1および第3不純物領域は互いに隔てられており、前記第3不純物領域は前記第一の電界効果型トランジスタの直下にあり、前記第1導電型は前記第2導電型と異なる、
ことを特徴とする半導体装置。 - 前記第一の電界効果型トランジスタは、前記第2導電型のソース領域およびドレイン領域を有し、
前記不純物層はさらに、前記ソース領域および前記ドレイン領域の間の位置の下方において前記半導体支持基板の上面内に前記第1導電型の第4の不純物領域を含み、前記第4不純物領域は前記第一の電界効果型トランジスタのしきい値電圧調整のために設けられている、
ことを特徴とする請求項1に記載の半導体装置。 - 前記素子分離膜により分離された前記第二の電界効果型トランジスタ直下において、前記不純物層は、第1導電型の第5不純物領域と、第1導電型の第6不純物領域とを含み、前記第6不純物領域は前記第二の電界効果型トランジスタのしきい値電圧調整のために設けられており、前記第6不純物領域の不純物濃度は前記第4不純物領域の不純物濃度よりも低い、
ことを特徴とする請求項2に記載の半導体装置。 - 前記第一のゲート電極の両脇における前記半導体層の表面内に配置され、前記第一の電界効果型トランジスタを構成するソース・ドレイン領域をさらに備え、
平面視において、前記ソース・ドレイン領域の前記第一のゲート電極形成側の端部は、
前記第一のゲート電極の端部と一致しているか、または前記第一のゲート電極の前記端部と前記第一のゲート電極非形成側に所定の距離だけ隔てて配置されている、
ことを特徴とする請求項1に記載の半導体装置。 - 前記ソース・ドレイン領域の前記第一のゲート電極形成側の前記端部と、前記第一のゲート電極の前記端部との平面視における間隔は、
0以上、2nm以下である、
ことを特徴とする請求項4に記載の半導体装置。 - 前記第二のゲート電極の両脇における前記半導体層の表面内に配置され、前記第二の電界効果型トランジスタを構成するソース・ドレイン領域をさらに備え、
平面視において、前記ソース・ドレイン領域の前記第二のゲート電極形成側の端部は、
前記第二のゲート電極の端部と一致しているか、または前記第二のゲート電極の前記端部と前記第二のゲート電極非形成側に所定の距離だけ隔てて配置されている、
ことを特徴とする請求項1に記載の半導体装置。 - 前記ソース・ドレイン領域の前記第二のゲート電極形成側の端部と、前記第二のゲート電極の前記端部との平面視における間隔は、
0以上、2nm以下である、
ことを特徴とする請求項6に記載の半導体装置。 - 半導体支持基板と、
前記半導体支持基板上に形成される、厚さ10nm以下の絶縁膜と、
前記絶縁膜上に形成される半導体層と、
前記半導体層の上面内に配置され、第一のゲート電極を有する第一の電界効果型トランジスタを含むロジック回路と、
前記半導体層の上面内に配置され、前記半導体層の表面内に配置された素子分離膜により前記第一の電界効果型トランジスタと電気的に絶縁されており、第二のゲート電極を有する第二の電界効果型トランジスタを含むメモリ回路とを、備えており、
前記素子分離膜により分離された前記第一の電界効果型トランジスタ直下において、第1導電型の前記半導体支持基板は、前記第1導電型の前記半導体支持基板の一部と、第2導電型の第1不純物領域と、前記第1不純物領域内に配置された前記第1導電型の第2不純物領域と、前記第2不純物領域内に配置された前記第2導電型の第3不純物領域とを含み、前記第1および第3不純物領域は互いに隔てられており、前記第3不純物領域は前記第一の電界効果型トランジスタの直下にあり、前記半導体支持基板の前記一部と、前記第1不純物領域と、前記第2不純物領域と、前記第3不純物領域とはこの順に前記絶縁膜に向かって配置されており、前記第1導電型は前記第2導電型と異なる、
ことを特徴とする半導体装置。 - 前記第一の電界効果型トランジスタは、前記第2導電型のソース領域およびドレイン領域を有し、
前記半導体支持基板はさらに、前記ソース領域および前記ドレイン領域の間の位置の下方において前記半導体支持基板の上面内に前記第1導電型の第4の不純物領域を含み、前記第4不純物領域は前記第一の電界効果型トランジスタのしきい値電圧調整のために設けられている、
ことを特徴とする請求項8に記載の半導体装置。 - 前記素子分離膜により分離された前記第二の電界効果型トランジスタ直下において、前記半導体支持基板は、第1導電型の第5不純物領域と、第1導電型の第6不純物領域とを含み、前記第6不純物領域は前記第二の電界効果型トランジスタのしきい値電圧調整のために設けられており、前記第6不純物領域の不純物濃度は前記第4不純物領域の不純物濃度よりも低い、
ことを特徴とする請求項9に記載の半導体装置。 - 前記第一のゲート電極の両脇における前記半導体層の表面内に配置され、前記第一の電界効果型トランジスタを構成するソース・ドレイン領域をさらに備え、
平面視において、前記ソース・ドレイン領域の前記第一のゲート電極形成側の端部は、
前記第一のゲート電極の端部と一致しているか、または前記第一のゲート電極の前記端部と前記第一のゲート電極非形成側に所定の距離だけ隔てて配置されている、
ことを特徴とする請求項8に記載の半導体装置。 - 前記ソース・ドレイン領域の前記第一のゲート電極形成側の前記端部と、前記第一のゲート電極の前記端部との平面視における間隔は、
0以上、2nm以下である、
ことを特徴とする請求項11に記載の半導体装置。 - 前記第二のゲート電極の両脇における前記半導体層の表面内に配置され、前記第二の電界効果型トランジスタを構成するソース・ドレイン領域をさらに備え、
平面視において、前記ソース・ドレイン領域の前記第二のゲート電極形成側の端部は、
前記第二のゲート電極の端部と一致しているか、または前記第二のゲート電極の前記端部と前記第二のゲート電極非形成側に所定の距離だけ隔てて配置されている、
ことを特徴とする請求項8に記載の半導体装置。 - 前記ソース・ドレイン領域の前記第二のゲート電極形成側の端部と、前記第二のゲート電極の前記端部との平面視における間隔は、
0以上、2nm以下である、
ことを特徴とする請求項13に記載の半導体装置。 - 半導体支持基板と、前記半導体支持基板上に配置される、厚さ10nm以下の絶縁膜と、前記絶縁膜上に形成される半導体層と、前記半導体層の上面内に配置され、第一のゲート電極を有し、ロジック回路を構成する第一の電界効果型トランジスタと、前記半導体層の上面内に配置され、前記半導体層の表面内に形成された素子分離膜により前記第一の電界効果型トランジスタと電気的に絶縁されており、第二のゲート電極を有し、メモリ回路を構成する第二の電界効果型トランジスタとを、備えており、少なくとも前記第一のゲート電極下方において、前記半導体支持基板には、第1導電型の前記半導体支持基板に第2導電型の第1ウェルが配置され、前記第1ウェル内に第1導電型の第2ウェルが配置されている、半導体装置の制御方法であって、
前記第一のゲート電極の下方の、前記半導体支持基板の領域に、前記第一の電界効果型トランジスタの順方向バイアスを印加し、
前記第二のゲート電極の下方の、前記半導体支持基板の領域に、前記第二の電界効果型トランジスタの逆方向のバイアスを印加する、
ことを特徴とする半導体装置の制御方法。
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20161122 |