JP2016225353A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2016225353A JP2016225353A JP2015107501A JP2015107501A JP2016225353A JP 2016225353 A JP2016225353 A JP 2016225353A JP 2015107501 A JP2015107501 A JP 2015107501A JP 2015107501 A JP2015107501 A JP 2015107501A JP 2016225353 A JP2016225353 A JP 2016225353A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- semiconductor
- semiconductor layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
【課題】包囲型ゲート、導電体包囲型ソースドレイン及び空孔を有するＳＯＩ構造のＭＩＳＦＥＴ
【解決手段】Ｓｉ基板１上にシリコン窒化膜２が設けられ、シリコン窒化膜２上にシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上にシリコン酸化膜８で包囲された一対の空孔７が設けられ、空孔７上に導電体４で包囲された一対のＳｉ層５が設けられ、Ｓｉ層５間にＳｉ層６が挟まれた構造に設けられ、Ｓｉ層６の周囲にはゲート酸化膜１１を介して包囲型ゲート電極１２がシリコン窒化膜２上に設けられ、包囲型ゲート電極１２の上面部の側壁にサイドウォール１７が設けられ、Ｓｉ層５にソースドレイン領域（１３〜１６）が設けられ、Ｓｉ層６にチャネル領域が設けられ、サイドウォール１７下のＳｉ層５を包囲する導電体４の一部が除去され、シリコン酸化膜１０が埋め込まれているＳＯＩ構造のＭＩＳＦＥＴ。
【選択図】図１
【解決手段】Ｓｉ基板１上にシリコン窒化膜２が設けられ、シリコン窒化膜２上にシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上にシリコン酸化膜８で包囲された一対の空孔７が設けられ、空孔７上に導電体４で包囲された一対のＳｉ層５が設けられ、Ｓｉ層５間にＳｉ層６が挟まれた構造に設けられ、Ｓｉ層６の周囲にはゲート酸化膜１１を介して包囲型ゲート電極１２がシリコン窒化膜２上に設けられ、包囲型ゲート電極１２の上面部の側壁にサイドウォール１７が設けられ、Ｓｉ層５にソースドレイン領域（１３〜１６）が設けられ、Ｓｉ層６にチャネル領域が設けられ、サイドウォール１７下のＳｉ層５を包囲する導電体４の一部が除去され、シリコン酸化膜１０が埋め込まれているＳＯＩ構造のＭＩＳＦＥＴ。
【選択図】図１
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、キャリアの移動度を増加させた極薄のＳＯＩ基板を形成し、この極薄のＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図４２は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかしＳＯＩ基板の膜厚に関しては、
（１）ソースドレイン領域の抵抗を低減化するためには、できるだけ厚いＳＯＩ基板が必要であること。
（２）ソースドレイン領域と配線体とのコンタクト抵抗を低減するには、電極コンタクト窓のプロセス上の制御性を考慮して、できるだけ厚いＳＯＩ基板が必要であること。
（３）リーク特性に強い完全空乏型の単結晶半導体層を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
（４）キャリアの散乱を抑制したチャネル領域を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
等、様々な問題が存在し、素子を微細化しているだけではさらなる高速化が難しくなってきたことである。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかしＳＯＩ基板の膜厚に関しては、
（１）ソースドレイン領域の抵抗を低減化するためには、できるだけ厚いＳＯＩ基板が必要であること。
（２）ソースドレイン領域と配線体とのコンタクト抵抗を低減するには、電極コンタクト窓のプロセス上の制御性を考慮して、できるだけ厚いＳＯＩ基板が必要であること。
（３）リーク特性に強い完全空乏型の単結晶半導体層を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
（４）キャリアの散乱を抑制したチャネル領域を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
等、様々な問題が存在し、素子を微細化しているだけではさらなる高速化が難しくなってきたことである。
本願発明が解決しょうとする課題は、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、貼り合わせＳＯＩウエハーを使用しても、あるいは従来例に示されるように、半導体層の選択エピタキシャル成長法によりＳＯＩ基板を形成しても、
（１）ソースドレイン領域の抵抗を薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域により確定しているため、さらなる低減化ができなかったこと。
（２）薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域に配線体との接続を取っていたため、コンタクト抵抗の低減が難しかったこと。
（３）キャリアの散乱を抑制したチャネル領域を得るための極薄のＳＯＩ基板の形成が難しかったこと。
（４）ＳＯＩ基板に形成したソースドレイン領域と半導体基板間の浮遊容量が大きく、大規模化するほど高速化が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
（１）ソースドレイン領域の抵抗を薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域により確定しているため、さらなる低減化ができなかったこと。
（２）薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域に配線体との接続を取っていたため、コンタクト抵抗の低減が難しかったこと。
（３）キャリアの散乱を抑制したチャネル領域を得るための極薄のＳＯＩ基板の形成が難しかったこと。
（４）ＳＯＩ基板に形成したソースドレイン領域と半導体基板間の浮遊容量が大きく、大規模化するほど高速化が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた、薄膜絶縁膜により周囲を包囲された一対の空孔と、前記一対の空孔上にそれぞれ設けられた、導電体に周囲を包囲された一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなる本発明の半導体装置によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪み極薄Ｓｉ層（極薄の第２の半導体層）を、左右から格子定数の大きな極薄ＳｉＧｅ層（極薄の第１の半導体層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右の極薄ＳｉＧｅ層（極薄の第１の半導体層）から歪み極薄Ｓｉ層（極薄の第２の半導体層）の格子間隔を広げることが可能で、キャリアの移動度をさらに増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、導電体により包囲された３領域及び空孔を有する絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｔｒｉｐｌｅ Ｒｅｇｉｏｎｓ Ｓｕｒｒｏｕｎｄｅｄ ｂｙ Ｃｏｎｄｕｃｔｏｒ ａｎｄ Ｃａｖｉｔｙ ｏｎ ｉｎｓｕｌａｔｏｒ）と命名し、ＴＲＳＣＣ（ティーアールエスシーシー）構造と略称する。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪み極薄Ｓｉ層（極薄の第２の半導体層）を、左右から格子定数の大きな極薄ＳｉＧｅ層（極薄の第１の半導体層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右の極薄ＳｉＧｅ層（極薄の第１の半導体層）から歪み極薄Ｓｉ層（極薄の第２の半導体層）の格子間隔を広げることが可能で、キャリアの移動度をさらに増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、導電体により包囲された３領域及び空孔を有する絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｔｒｉｐｌｅ Ｒｅｇｉｏｎｓ Ｓｕｒｒｏｕｎｄｅｄ ｂｙ Ｃｏｎｄｕｃｔｏｒ ａｎｄ Ｃａｖｉｔｙ ｏｎ ｉｎｓｕｌａｔｏｒ）と命名し、ＴＲＳＣＣ（ティーアールエスシーシー）構造と略称する。
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長によるＳＯＩ基板の形成。
（２）下層導電体（下地絶縁膜との接触防止膜）を使用したエピタキシャル成長による完全単結晶半導体層の成長。
（３）極薄半導体層を完全に包囲する包囲型導電体の形成。
（４）導電体で包囲された一対の極薄の第１の半導体層間の横方向成長による極薄の第２の半導体層の形成。
（５）第２の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（６）包囲型ゲート電極あるいは包囲型ゲート電極の側壁に形成したサイドウォールに自己整合された第１の半導体層への低濃度あるいは高濃度ソースドレイン領域の形成。
（７）低濃度あるいは高濃度ソースドレイン領域のＲＴＰ法による活性化及び深さ制御。
（８）極薄の第１の半導体層直下への薄膜絶縁膜で包囲された空孔の自己整合形成。
等の技術を使用し、
半導体基板上に、第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に薄膜の絶縁膜で包囲された一対の空孔が設けられ、薄膜の絶縁膜で包囲された一対の空孔上には導電体で包囲された一対の極薄の第１の半導体層が選択的に設けられ、一対の第１の半導体層間に、同膜厚の極薄の第２の半導体層が挟まれた構造に設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が第１の絶縁膜上に設けられ、包囲型ゲート電極の上面部の側壁にサイドウォールが設けられ、第１の半導体層に高濃度及び低濃度のソースドレイン領域が設けられ、第２の半導体層にチャネル領域が設けられ、サイドウォール下の第１の半導体層を包囲する導電体の対向する一部が除去され、除去部に絶縁膜が埋め込まれて導電体と包囲型ゲート電極が絶縁分離され、高濃度のソースドレイン領域及び包囲型ゲート電極にはそれぞれ配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長によるＳＯＩ基板の形成。
（２）下層導電体（下地絶縁膜との接触防止膜）を使用したエピタキシャル成長による完全単結晶半導体層の成長。
（３）極薄半導体層を完全に包囲する包囲型導電体の形成。
（４）導電体で包囲された一対の極薄の第１の半導体層間の横方向成長による極薄の第２の半導体層の形成。
（５）第２の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（６）包囲型ゲート電極あるいは包囲型ゲート電極の側壁に形成したサイドウォールに自己整合された第１の半導体層への低濃度あるいは高濃度ソースドレイン領域の形成。
（７）低濃度あるいは高濃度ソースドレイン領域のＲＴＰ法による活性化及び深さ制御。
（８）極薄の第１の半導体層直下への薄膜絶縁膜で包囲された空孔の自己整合形成。
等の技術を使用し、
半導体基板上に、第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に薄膜の絶縁膜で包囲された一対の空孔が設けられ、薄膜の絶縁膜で包囲された一対の空孔上には導電体で包囲された一対の極薄の第１の半導体層が選択的に設けられ、一対の第１の半導体層間に、同膜厚の極薄の第２の半導体層が挟まれた構造に設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が第１の絶縁膜上に設けられ、包囲型ゲート電極の上面部の側壁にサイドウォールが設けられ、第１の半導体層に高濃度及び低濃度のソースドレイン領域が設けられ、第２の半導体層にチャネル領域が設けられ、サイドウォール下の第１の半導体層を包囲する導電体の対向する一部が除去され、除去部に絶縁膜が埋め込まれて導電体と包囲型ゲート電極が絶縁分離され、高濃度のソースドレイン領域及び包囲型ゲート電極にはそれぞれ配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３１は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル部の模式側断面図、図３はチャネル幅方向のドレイン領域部の模式側断面図、図４〜図３１は製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３１は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル部の模式側断面図、図３はチャネル幅方向のドレイン領域部の模式側断面図、図４〜図３１は製造方法の工程断面図である。
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＴＲＳＣＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は１９０ｎｍ程度（一部は３００ｎｍ程度）の素子分離領域のシリコン酸化膜（ＳｉＯ２）、５は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）、６は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）、７は空孔、８は２０ｎｍ程度の空孔を包囲するシリコン酸化膜（ＳｉＯ２）、９は膜厚４０ｎｍ程度のソースドレイン包囲型導電体（ＷＳｉ）、９ａは下層導電体（ＷＳｉ）、９ｂは側面及び上層導電体（ＷＳｉ）、１０は長さ１５ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、１１は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１２はゲート長３０ｎｍ程度、膜厚１４０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１３は１０２０ｃｍ−３程度のｎ＋型ソース領域、１４は５×１０１７ｃｍ−３程度のｎ型ソース領域、１５は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１７は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１８は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１９は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２０は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２１は導電プラグ（Ｗ）、２２は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２３は１０ｎｍ程度のバリアメタル（ＴａＮ）、２４は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２５は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には薄いシリコン酸化膜（ＳｉＯ２）８により包囲された一対の空孔７が選択的に設けられ、薄いシリコン酸化膜（ＳｉＯ２）８により包囲された一対の空孔７直上にはソースドレイン包囲型導電体（ＷＳｉ）９（９ａ、９ｂ）に周囲を包囲されたｐ型の一対の極薄Ｓｉ層５が設けられ、一対の極薄Ｓｉ層５間に対向する側面をそれぞれ接してｐ型の極薄Ｓｉ層６が設けられ、一対の極薄Ｓｉ層５及び極薄Ｓｉ層６からなる半導体層（ＳＯＩ基板）が素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。極薄Ｓｉ層６の周囲にはゲート酸化膜（ＳｉＯ２）１１を介して包囲型ゲート電極（ＷＳｉ）１２がシリコン窒化膜（Ｓｉ３Ｎ４）２上で、薄いシリコン酸化膜（ＳｉＯ２）８により包囲された一対の空孔７間に左右を挟まれて設けられ、包囲型ゲート電極１２の上面部の側壁にはサイドウォール１７が設けられ、極薄Ｓｉ層５には、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）が設けられ、極薄Ｓｉ層６には、チャネル領域が設けられ（実際にはｎ型ソースドレイン領域（１４、１５）が若干横方向拡散されている）、ソースドレイン包囲型導電体（ＷＳｉ）９（９ａ、９ｂ）と包囲型ゲート電極（ＷＳｉ）１２間には埋め込みシリコン酸化膜（ＳｉＯ２）１０が設けられて絶縁されており、ｎ＋型ソースドレイン領域（１３、１６）には、それぞれバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。
図２（チャネル幅方向、チャネル部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には極薄Ｓｉ層６をゲート酸化膜（ＳｉＯ２）１１を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１２が選択的に設けられ、包囲型ゲート電極（ＷＳｉ）１２の上面部の側壁にはサイドウォール１７が設けられ、包囲型ゲート電極１２にはバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には薄いシリコン酸化膜（ＳｉＯ２）８により包囲された空孔７が選択的に設けられ、薄いシリコン酸化膜（ＳｉＯ２）８により包囲された空孔７上にはソースドレイン包囲型導電体（ＷＳｉ）９に周囲を包囲されたｐ型の極薄Ｓｉ層５が設けられ、極薄Ｓｉ層５にはｎ＋型ドレイン領域１６が設けられ、ｎ＋型ドレイン領域１６にはバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図３１を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図４（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）９ａを成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）９ａを成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７、タングステンシリサイド膜（ＷＳｉ）９ａ、シリコン窒化膜（Ｓｉ３Ｎ４）２６、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７、タングステンシリサイド膜（ＷＳｉ）９ａ、シリコン窒化膜（Ｓｉ３Ｎ４）２６、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
図６（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２８を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２７の平坦面より突出したＳｉ層２８を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２９を成長する。
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２８を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２７の平坦面より突出したＳｉ層２８を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２９を成長する。
図７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２８の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２８の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
図８（チャネル長方向）
次いで露出したＳｉ層２８の側面からｐ型の横（水平）方向エピタキシャルＳｉ層５（第１の半導体層）を成長し、開孔部を埋め込む。
次いで露出したＳｉ層２８の側面からｐ型の横（水平）方向エピタキシャルＳｉ層５（第１の半導体層）を成長し、開孔部を埋め込む。
図９（チャネル長方向）及び図１０（チャネル幅方向、ドレイン領域部）
次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いでシリコン酸化膜（ＳｉＯ２）３０をマスク層として、タングステン膜２９、Ｓｉ層２８及びシリコン窒化膜（Ｓｉ３Ｎ４）２７を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いでシリコン酸化膜（ＳｉＯ２）３０をマスク層として、タングステン膜２９、Ｓｉ層２８及びシリコン窒化膜（Ｓｉ３Ｎ４）２７を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
図１１（チャネル長方向）及び図１２（チャネル幅方向、ドレイン領域部）
次いでシリコン酸化膜（ＳｉＯ２）３０を異方性ドライエッチングする。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）９ｂを成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
次いでシリコン酸化膜（ＳｉＯ２）３０を異方性ドライエッチングする。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）９ｂを成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
図１３（チャネル長方向）及び図１４（チャネル幅方向、ドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）（９ｂ、９ａ）及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。こうして下層導電体９ａ、側面及び上層導電体９ｂによりＳｉ層５を包囲した、タングステンシリサイド膜（ＷＳｉ）からなる包囲型導電体９を形成する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）（９ｂ、９ａ）及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。こうして下層導電体９ａ、側面及び上層導電体９ｂによりＳｉ層５を包囲した、タングステンシリサイド膜（ＷＳｉ）からなる包囲型導電体９を形成する。
図１５（チャネル長方向）
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型導電体９の平坦面より上に成長したシリコン酸化膜（ＳｉＯ２）４を除去し、包囲型導電体９により包囲されたＳｉ層５を平坦に埋め込む、素子分離領域のシリコン酸化膜（ＳｉＯ２）４を形成する。
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型導電体９の平坦面より上に成長したシリコン酸化膜（ＳｉＯ２）４を除去し、包囲型導電体９により包囲されたＳｉ層５を平坦に埋め込む、素子分離領域のシリコン酸化膜（ＳｉＯ２）４を形成する。
図１６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。
図１７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３１、タングステンシリサイド膜（ＷＳｉ）９（９ｂ）、Ｓｉ層５、タングステンシリサイド膜（ＷＳｉ）９（９ａ）、シリコン窒化膜（Ｓｉ３Ｎ４）２６及びシリコン酸化膜（ＳｉＯ２）（４、３）を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３１、タングステンシリサイド膜（ＷＳｉ）９（９ｂ）、Ｓｉ層５、タングステンシリサイド膜（ＷＳｉ）９（９ａ）、シリコン窒化膜（Ｓｉ３Ｎ４）２６及びシリコン酸化膜（ＳｉＯ２）（４、３）を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
図１８
次いで開孔部に側面が露出したタングステンシリサイド膜（ＷＳｉ）９を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な開孔部を形成する。
次いで開孔部に側面が露出したタングステンシリサイド膜（ＷＳｉ）９を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な開孔部を形成する。
図１９
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１０を成長する。次いで全面異方性ドライエッチングし、微小な開孔部にシリコン酸化膜（ＳｉＯ２）１０を埋め込む。
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１０を成長する。次いで全面異方性ドライエッチングし、微小な開孔部にシリコン酸化膜（ＳｉＯ２）１０を埋め込む。
図２０
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、下部に空孔を有するＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない極薄の単結晶シリコン層となる。）
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、下部に空孔を有するＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない極薄の単結晶シリコン層となる。）
図２１
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。
図２２
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３１上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１２を形成する。
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３１上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１２を形成する。
図２３
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。
図２４（チャネル長方向）及び図２５（チャネル幅方向、ドレイン領域部）
次いで包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１２の上面部の側壁にのみサイドウォール（ＳｉＯ２）１７を形成する。次いでサイドウォール（ＳｉＯ２）１７及び包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。
次いで包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１２の上面部の側壁にのみサイドウォール（ＳｉＯ２）１７を形成する。次いでサイドウォール（ＳｉＯ２）１７及び包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。
図２６（チャネル長方向）及び図２７（チャネル幅方向、ドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）９のチャネル幅方向の両端部を異方性ドライエッチングし、幅４０ｎｍ程度の微細な開孔部を形成する。連続して残されたシリコン窒化膜（Ｓｉ３Ｎ４）２６を等方性ドライエッチングして、包囲型導電体９により包囲されたＳｉ層５の直下に空孔７を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）９のチャネル幅方向の両端部を異方性ドライエッチングし、幅４０ｎｍ程度の微細な開孔部を形成する。連続して残されたシリコン窒化膜（Ｓｉ３Ｎ４）２６を等方性ドライエッチングして、包囲型導電体９により包囲されたＳｉ層５の直下に空孔７を形成する。次いでレジスト（図示せず）を除去する。
図２８（チャネル長方向）及び図２９（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）８を成長する。次いで全面異方性ドライエッチングし、微細な開孔部を塞ぎ、シリコン酸化膜（ＳｉＯ２）８により包囲された空孔７を形成する。
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）８を成長する。次いで全面異方性ドライエッチングし、微細な開孔部を塞ぎ、シリコン酸化膜（ＳｉＯ２）８により包囲された空孔７を形成する。
図３０
次いで化学気相成長により、４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長する。
次いで化学気相成長により、４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長する。
図３１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１９及びＰＳＧ膜１８を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１９及びＰＳＧ膜１８を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
図３２
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ２０を成長する。次いで化学気相成長により、タングステン（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を形成する。
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ２０を成長する。次いで化学気相成長により、タングステン（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を形成する。
図１（チャネル長方向）、図２（チャネル幅方向、チャネル部）、図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２２を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１９がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２３を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長し、本願発明のＴＲＳＣＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２２を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１９がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２３を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長し、本願発明のＴＲＳＣＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図３３は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２５は図１と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）、３３はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）を示している。
同図においては、チャネル領域を形成する第２の半導体層が極薄の歪みＳｉ層３３からなり、ソースドレイン領域を形成する第１の半導体層が極薄のＳｉＧｅ層３２からなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
同図においては、チャネル領域を形成する第２の半導体層が極薄の歪みＳｉ層３３からなり、ソースドレイン領域を形成する第１の半導体層が極薄のＳｉＧｅ層３２からなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
図３４は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜７、９〜２５は図１と同じ物を、２６はシリコン窒化膜（Ｓｉ３Ｎ４）、３４はシリコン酸化膜（ＳｉＯ２）、３５は導電層（ＷＳｉ）を示している。
同図においては、サイドウォール（ＳｉＯ２）１７直下部の包囲型導電体９により包囲されたＳｉ層５下に包囲型ゲート電極（ＷＳｉ）１２と絶縁分離するシリコン窒化膜（Ｓｉ３Ｎ４）２６が設けられ、サイドウォール（ＳｉＯ２）１７より外側において、包囲型導電体９により包囲されたＳｉ層５の替りに導電層（ＷＳｉ）３５が設けられ、直下部が空孔７のみからなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、ソースドレイン領域の抵抗をさらに低減でき、より高速化が可能である。
次いで本発明に係る半導体装置における第３の実施例の製造方法について図３４〜図４０を参照して説明する。
第１の実施例に示される図４〜図２２の工程をおこなった後、図３５の工程をおこなう。
同図においては、サイドウォール（ＳｉＯ２）１７直下部の包囲型導電体９により包囲されたＳｉ層５下に包囲型ゲート電極（ＷＳｉ）１２と絶縁分離するシリコン窒化膜（Ｓｉ３Ｎ４）２６が設けられ、サイドウォール（ＳｉＯ２）１７より外側において、包囲型導電体９により包囲されたＳｉ層５の替りに導電層（ＷＳｉ）３５が設けられ、直下部が空孔７のみからなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、ソースドレイン領域の抵抗をさらに低減でき、より高速化が可能である。
次いで本発明に係る半導体装置における第３の実施例の製造方法について図３４〜図４０を参照して説明する。
第１の実施例に示される図４〜図２２の工程をおこなった後、図３５の工程をおこなう。
図３５
次いで包囲型ゲート電極（ＷＳｉ）１２の上部を２０ｎｍ程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）３６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３１上に成長した多結晶シリコン（ｐｏｌｙＳｉ）３６を除去し、開孔部を平坦に埋め込む。
次いで包囲型ゲート電極（ＷＳｉ）１２の上部を２０ｎｍ程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）３６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３１上に成長した多結晶シリコン（ｐｏｌｙＳｉ）３６を除去し、開孔部を平坦に埋め込む。
図３６
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。
図３７
次いで包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１２の上面部の側壁にのみサイドウォール（ＳｉＯ２）１７を形成する。次いでサイドウォール（ＳｉＯ２）１７及び包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。
次いで包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１２の上面部の側壁にのみサイドウォール（ＳｉＯ２）１７を形成する。次いでサイドウォール（ＳｉＯ２）１７及び包囲型ゲート電極（ＷＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。
図３８
次いで露出している多結晶シリコン（ｐｏｌｙＳｉ）３６を熱酸化し、シリコン酸化膜（ＳｉＯ２）３４に変換する。
次いで露出している多結晶シリコン（ｐｏｌｙＳｉ）３６を熱酸化し、シリコン酸化膜（ＳｉＯ２）３４に変換する。
図３９
次いでサイドウォール（ＳｉＯ２）１７、素子分離領域のシリコン酸化膜（ＳｉＯ２）及び包囲型ゲート電極（ＷＳｉ）１２上のシリコン酸化膜（ＳｉＯ２）３４をマスク層として、タングステンシリサイド膜（ＷＳｉ）９（９ｂ）、Ｓｉ層５、タングステンシリサイド膜（ＷＳｉ）９（９ａ）及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングし、開孔部を形成する。
次いでサイドウォール（ＳｉＯ２）１７、素子分離領域のシリコン酸化膜（ＳｉＯ２）及び包囲型ゲート電極（ＷＳｉ）１２上のシリコン酸化膜（ＳｉＯ２）３４をマスク層として、タングステンシリサイド膜（ＷＳｉ）９（９ｂ）、Ｓｉ層５、タングステンシリサイド膜（ＷＳｉ）９（９ａ）及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングし、開孔部を形成する。
図４０
次いで露出したタングステンシリサイド膜（ＷＳｉ）９及びＳｉ層５の側面から横（水平）方向に選択化学気相成長タングステンシリサイド膜（ＷＳｉ）３５を成長させ、直下に空孔７を形成する。
次いで露出したタングステンシリサイド膜（ＷＳｉ）９及びＳｉ層５の側面から横（水平）方向に選択化学気相成長タングステンシリサイド膜（ＷＳｉ）３５を成長させ、直下に空孔７を形成する。
次いで第１の実施例に示される図３０〜図３２及び図１（チャネル長方向）の工程をおこない、本願発明のＴＲＳＣＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。（完成図、図３４）
図４１は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜９、１１〜２５は図１と同じ物を示している。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）１０が設けられていないこと及び上面を除き包囲型ゲート電極（ＷＳｉ）１２がゲート酸化膜（ＳｉＯ２）１１により包囲される構造に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、また化学気相成長によってゲート酸化膜（ＳｉＯ２）を形成することにより、包囲型ゲート電極（ＷＳｉ）をゲート酸化膜（ＳｉＯ２）により包囲する構造に形成できるため、ソースドレイン包囲型導電体（ＷＳｉ）と包囲型ゲート電極（ＷＳｉ）１２を絶縁分離できるので、埋め込みシリコン酸化膜（ＳｉＯ２）を省略できることによる製造プロセスの簡略化が可能となる。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）１０が設けられていないこと及び上面を除き包囲型ゲート電極（ＷＳｉ）１２がゲート酸化膜（ＳｉＯ２）１１により包囲される構造に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、また化学気相成長によってゲート酸化膜（ＳｉＯ２）を形成することにより、包囲型ゲート電極（ＷＳｉ）をゲート酸化膜（ＳｉＯ２）により包囲する構造に形成できるため、ソースドレイン包囲型導電体（ＷＳｉ）と包囲型ゲート電極（ＷＳｉ）１２を絶縁分離できるので、埋め込みシリコン酸化膜（ＳｉＯ２）を省略できることによる製造プロセスの簡略化が可能となる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、ソースドレイン包囲型導電体、バリアメタル、導電プラグ、配線、絶縁膜、等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、極薄の半導体層として１５ｎｍ〜２０ｎｍ程度を使用しているが、これに限定されず、さらに薄い１０ｎｍ以下の半導体層を使用することも可能である。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、ソースドレイン包囲型導電体、バリアメタル、導電プラグ、配線、絶縁膜、等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、極薄の半導体層として１５ｎｍ〜２０ｎｍ程度を使用しているが、これに限定されず、さらに薄い１０ｎｍ以下の半導体層を使用することも可能である。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
５ ｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）
６ ｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
７ 空孔
８ 空孔を包囲する薄膜のシリコン酸化膜（ＳｉＯ２）
９ ソースドレイン包囲型導電体（ＷＳｉ）
９ａ 下層導電体（ＷＳｉ）
９ｂ 側面及び上層導電体（ＷＳｉ）
１０ 埋め込みシリコン酸化膜（ＳｉＯ２）
１１ ゲート酸化膜（ＳｉＯ２）
１２ 包囲型ゲート電極（ＷＳｉ）
１３ ｎ＋型ソース領域
１４ ｎ型ソース領域
１５ ｎ型ドレイン領域
１６ ｎ＋型ドレイン領域
１７ サイドウォール（ＳｉＯ２）
１８ 燐珪酸ガラス（ＰＳＧ）膜
１９ シリコン窒化膜（Ｓｉ３Ｎ４）
２０ バリアメタル（ＴｉＮ）
２１ 導電プラグ（Ｗ）
２２ 層間絶縁膜（ＳｉＯＣ）
２３ バリアメタル（ＴａＮ）
２４ Ｃｕ配線（Ｃｕシード層含む）
２５ バリア絶縁膜（Ｓｉ３Ｎ４）
２６ シリコン窒化膜（Ｓｉ３Ｎ４）
２７ シリコン窒化膜（Ｓｉ３Ｎ４）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２９ 選択化学気相成長導電膜（Ｗ）
３０ シリコン酸化膜（ＳｉＯ２）
３１ シリコン窒化膜（Ｓｉ３Ｎ４）
３２ ｐ型のエピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）
３３ ｐ型のエピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
３４ シリコン酸化膜（ＳｉＯ２）
３５ 導電層（ＷＳｉ）
３６ 多結晶シリコン（ｐｏｌｙＳｉ）
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
５ ｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）
６ ｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
７ 空孔
８ 空孔を包囲する薄膜のシリコン酸化膜（ＳｉＯ２）
９ ソースドレイン包囲型導電体（ＷＳｉ）
９ａ 下層導電体（ＷＳｉ）
９ｂ 側面及び上層導電体（ＷＳｉ）
１０ 埋め込みシリコン酸化膜（ＳｉＯ２）
１１ ゲート酸化膜（ＳｉＯ２）
１２ 包囲型ゲート電極（ＷＳｉ）
１３ ｎ＋型ソース領域
１４ ｎ型ソース領域
１５ ｎ型ドレイン領域
１６ ｎ＋型ドレイン領域
１７ サイドウォール（ＳｉＯ２）
１８ 燐珪酸ガラス（ＰＳＧ）膜
１９ シリコン窒化膜（Ｓｉ３Ｎ４）
２０ バリアメタル（ＴｉＮ）
２１ 導電プラグ（Ｗ）
２２ 層間絶縁膜（ＳｉＯＣ）
２３ バリアメタル（ＴａＮ）
２４ Ｃｕ配線（Ｃｕシード層含む）
２５ バリア絶縁膜（Ｓｉ３Ｎ４）
２６ シリコン窒化膜（Ｓｉ３Ｎ４）
２７ シリコン窒化膜（Ｓｉ３Ｎ４）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２９ 選択化学気相成長導電膜（Ｗ）
３０ シリコン酸化膜（ＳｉＯ２）
３１ シリコン窒化膜（Ｓｉ３Ｎ４）
３２ ｐ型のエピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）
３３ ｐ型のエピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
３４ シリコン酸化膜（ＳｉＯ２）
３５ 導電層（ＷＳｉ）
３６ 多結晶シリコン（ｐｏｌｙＳｉ）
Claims (4)
- 半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた、薄膜絶縁膜により周囲を包囲された一対の空孔と、前記一対の空孔上にそれぞれ設けられた、導電体に周囲を包囲された一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなることを特徴とする半導体装置。
- 一対の前記第１の半導体層をそれぞれ包囲している前記導電体の対向する一部が除去され、替りに埋め込み絶縁膜が設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
- 側面及び底面を第１の絶縁膜材料で包囲された、異なる材料からなる第２の絶縁膜を直下に有し、不純物領域が形成された半導体層を導電体が包囲している構造からなるソースドレイン領域において、チャネル幅方向の前記導電体の両端部を異方性エッチングし、狭い開孔部を形成する工程と、前記開孔部を通じて、露出した前記第２の絶縁膜をすべて等方性エッチングし、空孔を形成する工程と、前記開孔部を埋め込み、且つ前記空孔を包囲する薄い絶縁膜を成長する工程と、をおこない、導電体で包囲されたソースドレイン領域直下に薄い絶縁膜で包囲された空孔を形成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015107501A JP2016225353A (ja) | 2015-05-27 | 2015-05-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015107501A JP2016225353A (ja) | 2015-05-27 | 2015-05-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016225353A true JP2016225353A (ja) | 2016-12-28 |
Family
ID=57748410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015107501A Pending JP2016225353A (ja) | 2015-05-27 | 2015-05-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2016225353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190229184A1 (en) * | 2018-01-22 | 2019-07-25 | Globalfoundries Inc. | Field-effect transistors with airgaps |
-
2015
- 2015-05-27 JP JP2015107501A patent/JP2016225353A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190229184A1 (en) * | 2018-01-22 | 2019-07-25 | Globalfoundries Inc. | Field-effect transistors with airgaps |
| US10720494B2 (en) * | 2018-01-22 | 2020-07-21 | Globalfoundries Inc. | Field-effect transistors with airgaps |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5722571B2 (ja) | 半導体装置及びその製造方法 | |
| JP6022781B2 (ja) | 半導体装置及びその製造方法 | |
| JP2019106453A (ja) | 半導体装置及びその製造方法 | |
| JP2012039003A (ja) | 半導体装置 | |
| JP6162583B2 (ja) | 半導体装置 | |
| JP5956310B2 (ja) | 半導体装置及びその製造方法 | |
| JP5529766B2 (ja) | 半導体装置及びその製造方法 | |
| JP2016225353A (ja) | 半導体装置及びその製造方法 | |
| JP6022816B2 (ja) | 半導体装置の製造方法 | |
| JP5513157B2 (ja) | 半導体装置及びその製造方法 | |
| JP2018107230A (ja) | 半導体装置及びその製造方法 | |
| JP5513416B2 (ja) | 半導体装置及びその製造方法 | |
| JP6125802B2 (ja) | 半導体装置 | |
| JP5592281B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017117820A (ja) | 半導体装置及びその製造方法 | |
| JP2011228596A (ja) | 半導体装置及びその製造方法 | |
| JP5185061B2 (ja) | Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 | |
| JP6050034B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017204622A (ja) | 半導体装置及びその製造方法 | |
| JP6204162B2 (ja) | 半導体装置及びその製造方法 | |
| JP5650576B2 (ja) | 半導体装置及びその製造方法 | |
| JP2016122678A (ja) | 半導体装置及びその製造方法 | |
| JP6083783B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017204621A (ja) | 半導体装置及びその製造方法 | |
| JP5689606B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180911 |
|
| AX71 | Interruption |
Free format text: JAPANESE INTERMEDIATE CODE: A0071 Effective date: 20181101 |
|
| AX72 | Removal of interruption |
Free format text: JAPANESE INTERMEDIATE CODE: A0072 Effective date: 20190705 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200310 |