JP5722571B2 - 半導体装置及びその製造方法 - Google Patents
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Description
同図においては、p型のシリコン基板61上に絶縁膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜63により島状に絶縁分離された薄膜のp型のSOI基板64が形成され、このp型のSOI基板64上にはシリコン酸化膜69を介してゲート電極70が設けられ、ゲート電極70の側壁に上部が曲がって形成されたサイドウォール71が設けられ、p型のSOI基板64には、ゲート電極70に自己整合してn型ソースドレイン領域(66、67)及びサイドウォール71に自己整合してn+型ソースドレイン領域(65、68)が設けられ、n+型ソースドレイン領域(65、68)にはそれぞれバリアメタル74を有する導電プラグ75を介してバリアメタル77を有するCu配線78が接続されている慣例的なLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなSOI構造をつくるために、市販されている、貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるSOI基板の安定した薄膜化が難しく、完全空乏型のSOI基板の形成が難しいため、高速特性の安定性に問題があった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のSOI基板の形成が難しいこと、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またMIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
(1)かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
(2)大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと
(3)MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
また成長するシリコン窒化膜(Si3N4)の膜厚により、SOIC基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つSOIPAC構造のMIS電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極)を微細に形成することも可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを薄い第1の絶縁膜を設けることにより完全に防止することが可能である。
またMIS電界効果トランジスタを形成したSOIC基板下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層(半導体層)を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
またSiGe層に挟まれた歪みSi層を半導体層として形成し、歪みSi層にチャネル領域を形成することも可能で、キャリア移動度を増大させることができ、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域(サリサイド層)に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またNチャネルのMIS電界効果トランジスタばかりでなく、NチャネルのMIS電界効果トランジスタとPチャネルのMIS電界効果トランジスタが共存するCMOSにも適応可能である。
またインバータ等の回路によく使用される、NチャネルのMIS電界効果トランジスタのドレイン領域とPチャネルのMIS電界効果トランジスタのドレイン領域を一体化した共通ドレイン領域構造を形成することもでき、高集積なCMOSを形成することも可能である。
またPチャネルのMIS電界効果トランジスタのチャネル領域のみを歪みSi層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なCMOSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を部分空孔付き絶縁基板上の半導体層(Semiconductor On Insulator with Partial Cavity)構造と命名し、以後この技術をSOIPAC(ソイパック)と略称する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図10は本発明の半導体装置における第1の実施例で、図1は模式側断面図、図2〜図10は製造方法の工程断面図である。
図1はシリコン(Si)基板を使用し、SOIPAC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は50nm程度のシリコン窒化膜(Si3N4)、3は200nm程度のシリコン酸化膜(SiO2)、4は空孔、5は50nm程度の素子分離領域のシリコン窒化膜(Si3N4)、6は1016cm−3程度のp型の横(水平)方向エピタキシャルSi層(SOIPAC基板)、7は埋め込みシリコン酸化膜(SiO2)、8は1020cm−3程度のn+型ソース領域、9は1017cm−3程度のn型ソース領域、10は1017cm−3程度のn型ドレイン領域、11は1020cm−3程度のn+型ドレイン領域、12は5nm程度のゲート酸化膜(SiO2)、13は幅40nm程度、厚さ150nm程度のゲート電極(WSi/polySi)、14は30nm程度のサイドウォール(SiO2)、15は400nm程度の燐珪酸ガラス(PSG)膜、16は20nm程度のシリコン窒化膜(Si3N4)、17は10nm程度のバリアメタル(TiN)、18は導電プラグ(W)、19は500nm程度の層間絶縁膜(SiOC)、20は10nm程度のバリアメタル(TaN)、21は500nm程度のCu配線(Cuシード層含む)、22は20nm程度のバリア絶縁膜を示している。
同図においては、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2が設けられ、シリコン窒化膜(Si3N4)2上には、一部に空孔4を有するにシリコン酸化膜(SiO2)3が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)3上に延在したp型のSi層(SOIPAC基板)6が設けられている。この空孔4直上にはp型のSi層(SOIPAC基板)6上にゲート酸化膜(SiO2)12を介して空孔4の幅以下のゲート電極(WSi/polySi)13が設けられ、ゲート電極13の側壁にはサイドウォール14が設けられ、p型のSi層(SOIPAC基板)6には、ゲート電極13に自己整合してn型ソースドレイン領域(9、10)及びサイドウォール14に自己整合してn+型ソースドレイン領域(8、11)が設けられ、n+型ソースドレイン領域(8、11)には、それぞれバリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極13にもCu配線21が接続されているが、図1では省略されている。)ここで不純物領域の若干の横方向拡散はあるものの、MIS電界効果トランジスタの基板となるSOIPAC基板6に、少なくとも空孔4の直上部の箇所(下層のシリコン酸化膜の影響のない単結晶シリコン層)にはチャネル領域が形成されるようにn型及びn+型ソースドレイン領域(8,9,10,11)が形成されている。
したがって、高価な、貼り合わせSOI構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に薄い第1の絶縁膜により絶縁分離し、一部に空孔を有する第2の絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をSOIPAC基板とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、概略第2の絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ形成できるため、完全空乏化した単結晶(少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層)のSOIPAC構造を容易に形成することが可能で、SOI構造のMIS電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜(Si3N4)の膜厚により、SOIPAC基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つSOIPAC構造のMIS電界効果トランジスタを形成することが可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のSOI構造に比較し、大幅に低減することが可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを薄い第1の絶縁膜を設けることにより完全に防止することが可能である。
またMIS電界効果トランジスタを形成したSOIPAC基板下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。
化学気相成長により、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2を50nm程度成長する。次いで化学気相成長により、200nm程度のシリコン酸化膜(SiO2)3を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)5を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)5、シリコン酸化膜(SiO2)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層23を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)5の平坦面より突出したp型の縦(垂直)方向エピタキシャルSi層23を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜24を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)5を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型の縦(垂直)方向エピタキシャルSi層23の側面にp型の横(水平)方向エピタキシャルSi層25を成長し、シリコン窒化膜(Si3N4)5の開孔部を埋め込む。ここで残されたシリコン窒化膜(Si3N4)5は素子分離領域となる。
次いでp型の横(水平)方向エピタキシャルSi層25の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2)(図示せず)を成長する。次いで熱酸化したシリコン酸化膜(SiO2)(図示せず)及びシリコン窒化膜(Si3N4)5をマスク層として、タングステン膜24及びp型の縦(垂直)方向エピタキシャルSi層23を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜(SiO2)7を成長する。次いでシリコン窒化膜(Si3N4)5及びp型の横(水平)方向エピタキシャルSi層25の平坦面上のシリコン酸化膜(SiO2)7及び熱酸化したシリコン酸化膜(SiO2)(図示せず)を化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)7を開孔部に平坦に埋め込む。(この領域も素子分離領域の一部となる。)
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)26、p型の横(水平)方向エピタキシャルSi層25及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。この際シリコン窒化膜(Si3N4)2がエッチングのストッパー膜となるのでSi基板1はエッチングされない。次いでレジスト(図示せず)を除去する。
次いで露出したp型の横(水平)方向エピタキシャルSi層25の側面間にp型の横(水平)方向エピタキシャルSi層を成長し、一部の下部に空孔4を有するp型の横(水平)方向エピタキシャルSi層6(SOIPAC基板)を形成する。(この際、空孔4直上は下地の影響が全くない単結晶シリコン層となる。)次いでシリコン酸化膜(SiO2)26を異方性ドライエッチングする。次いでp型の横(水平)方向エピタキシャルSi層6(SOIPAC基板)の表面を酸化し、5nm程度のゲート酸化膜(SiO2)12を成長する。次いで化学気相成長により、75nm程度の多結晶シリコン膜(polySi)を成長する。次いでスパッタにより、75nm程度のタングステンシリサイド膜(WSi)を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、タングステンシリサイド膜(WSi)及び多結晶シリコン膜(polySi)を順次異方性ドライエッチングし、ゲート電極(WSi/polySi)13を形成する。(ここで、チャネル領域を単結晶シリコン層に形成するため、ゲート長は少なくとも空孔幅以下に形成される。)次いでレジストを除去する。
次いでp型の横(水平)方向エピタキシャルSi層6(SOIPAC基板)に閾値電圧制御用の硼素のイオン注入をおこなう。次いでゲート電極(WSi/polySi)13をマスク層として、n型ソースドレイン領域(9、10)形成用の燐のイオン注入をおこなう。次いでゲート電極(WSi/polySi)13をマスク層として、余分のゲート酸化膜(SiO2)12をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)13の側壁にのみサイドウォール(SiO2)14を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)14及びゲート電極(WSi/polySi)13をマスク層として、n+型ソースドレイン領域(8、11)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(9、10)及びn+型ソースドレイン領域(8、11)を形成する。
次いで化学気相成長により、400nm程度のPSG膜15を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)16及びPSG膜15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)17を有する導電プラグ(W)18を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)19を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)16がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)22を成長し、本願発明のSOIPAC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、ゲート電極長が空孔の幅に一致して自己整合に形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。(自己整合プロセスに関しては、第5の実施例で詳述する。)
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となる。
同図においては、ゲート電極長が空孔の幅に一致して自己整合に形成されていること、ポリサイドゲート電極(CoSi2/polySi)及びメタルソースドレインとなるサリサイド層(CoSi2)が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
同図においては、側壁のゲート酸化膜(Ta2O5/SiO2)厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス(PSG)膜が2層に形成されていること、ゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。
図14は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン(Si)基板を使用し、SOIPAC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜5、7〜11、14〜22は図1と同じ物を、29〜31は図13と同じ物を、32はp型の横(水平)方向エピタキシャルSiGe層、33はp型の横(水平)方向エピタキシャル歪みSi層を示している。
同図においては、側壁のゲート酸化膜(Ta2O5/SiO2)厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス(PSG)膜が2層に形成されていること、ゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)、p型の横(水平)方向エピタキシャルSi層の替りにエピタキシャル歪みSi層を挟んだエピタキシャルSiGe層からなるSOIPAC基板が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のAlによりゲート電極の抵抗を低減できること及び左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができること等により、さらに高速化が可能である。
図15
化学気相成長により、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2を50nm程度成長する。次いで化学気相成長により、200nm程度のシリコン酸化膜(SiO2)3を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)5を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)5、シリコン酸化膜(SiO2)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSiGe層34(Ge濃度30%程度)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)5の平坦面より突出したp型の縦(垂直)方向エピタキシャルSiGe層34を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜24を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)5を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型の縦(垂直)方向エピタキシャルSiGe層34の側面にp型の横(水平)方向エピタキシャルSiGe層32(Ge濃度30%程度)を成長し、シリコン窒化膜(Si3N4)5の開孔部を埋め込む。ここで残されたシリコン窒化膜(Si3N4)5は素子分離領域となる。
次いでp型の横(水平)方向エピタキシャルSiGe層32の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2)(図示せず)を成長する。次いで熱酸化したシリコン酸化膜(SiO2)(図示せず)及びシリコン窒化膜(Si3N4)5をマスク層として、タングステン膜24及びp型の縦(垂直)方向エピタキシャルSiGe層34を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜(SiO2)7を成長する。次いでシリコン窒化膜(Si3N4)5及びp型の横(水平)方向エピタキシャルSi層25の平坦面上のシリコン酸化膜(SiO2)7及び熱酸化したシリコン酸化膜(SiO2)(図示せず)を化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)7を開孔部に平坦に埋め込む。(この領域も素子分離領域の一部となる。)
次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)35を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)35を異方性ドライエッチングする。次いで露出したシリコン窒化膜(Si3N4)5及び前記レジスト(図示せず)をマスク層として、p型の横(水平)方向エピタキシャルSiGe層32及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。(図示されていないが、側断面図の前後方向においては、2段構造の開孔部となる。)この際シリコン窒化膜(Si3N4)2がエッチングのストッパー膜となるのでSi基板1はエッチングされない。次いでレジスト(図示せず)を除去する。
次いで露出したp型の横(水平)方向エピタキシャルSiGe層32の側面間にp型の横(水平)方向エピタキシャル歪みSi層33を成長し、歪みSi層33直下部に空孔4を有するp型のSOIPAC基板(SiGe/歪みSi/SiGe)(32、33)を形成する。次いで熱酸化し、露出した歪みSi層の表面に5nm程度のダミーゲート酸化膜(SiO2)36を成長する。次いで化学気相成長により、60nm程度の多結晶シリコン(polySi)膜を成長する。次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)35の開孔部に多結晶シリコン(polySi)膜を平坦に埋め込み、ダミーゲート電極37を形成する。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。こうして空孔4の直上部に自己整合してダミーゲート電極(polySi)37を形成することができる。次いでp型のSOIPAC基板(SiGe/歪みSi/SiGe)(32、33)に閾値電圧制御用の硼素のイオン注入をおこなう。(厳密には、チャネル領域となる歪みSi層に硼素がイオン注入される。)
次いでダミーゲート電極(polySi)37をマスク層として、シリコン酸化膜(SiO2)35をエッチング除去する。次いで10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでダミーゲート電極(polySi)37をマスク層として、n型ソースドレイン領域(9、10)形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極(polySi)37の側壁にのみサイドウォール(SiO2)14を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)14及びダミーゲート電極(polySi)37をマスク層として、n+型ソースドレイン領域(8、11)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(9、10)及びn+型ソースドレイン領域(8、11)を形成する。この際若干の横方向拡散はあるが、概略歪みSi部がチャネル領域となる。
次いで化学気相成長により、150nm程度の燐珪酸ガラス(PSG)膜31を成長する。次いでダミーゲート電極(polySi)37上のPSG膜31を化学的機械研磨(CMP)し、平坦化する。次いでPSG膜31をマスク層として、ダミーゲート電極(polySi)37をエッチング除去する。次いでダミーゲート酸化膜(SiO2)36をエッチング除去し、開孔部を形成する。この際、PSG膜31も若干エッチングされるが問題はない。次いで7nm程度のゲート酸化膜(Ta2O5/SiO2)29を成長する。次いでスパッタにより、60nm程度Al膜を成長する。次いで化学的機械研磨(CMP)し、PSG膜31の開孔部にゲート酸化膜(Ta2O5/SiO2)29及びゲート電極(Al)30を平坦に埋め込む。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。こうして空孔4の直上部に自己整合して低抵抗のゲート電極(Al)30を形成することができる。
次いで化学気相成長により、250nm程度の燐珪酸ガラス(PSG)膜15を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)16及びPSG膜15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)17を有する導電プラグ(W)18を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)19を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)16がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)22を成長し、本願発明のSOIPAC構造のNチャネルのMIS電界効果トランジスタを完成する。
図24は本発明の半導体装置における第6の実施例の模式側断面図で、シリコン(Si)基板を使用し、SOIPAC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜5、7〜11、14〜22は図1と同じ物を、29〜31は図13と同じ物を、38はp型の凹構造のエピタキシャルSiGe層、39はp型の縦横方向エピタキシャル歪みSi層を示している。
同図においては、p型の凹構造のエピタキシャルSiGe層が設けられ、この凹構造部にエピタキシャル歪みSi層を平坦に埋め込んだ構造のSOIPAC基板が形成されていること以外は図14とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のAlによりゲート電極の抵抗を低減できること、左右及び下層のSiGe層から歪みSi層の格子定数を広げることが可能で、さらにキャリアの移動度を増加させることができること等により、さらなる高速化が可能である。
第5の実施例に示される図15〜図18の工程をおこなった後、次の図25の工程をおこなう。ただしp型の横(水平)方向エピタキシャルSiGe層32の膜厚は80nm程度に形成されるものとする。
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)26、p型の横(水平)方向エピタキシャルSiGe層32及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。この際シリコン窒化膜(Si3N4)2がエッチングのストッパー膜となるのでSi基板1はエッチングされない。次いでレジスト(図示せず)を除去する。
次いで露出したp型の横(水平)方向エピタキシャルSiGe層32の側面間にp型の横(水平)方向エピタキシャルSiGe層を成長する。この際、直下部に空孔4が形成される。次いでシリコン酸化膜(SiO2)26をマスク層として、露出したp型の横(水平)方向エピタキシャルSiGe層を50nm程度異方性ドライエッチングし、凹構造のエピタキシャルSiGe層38を形成する。
次いでp型の凹構造のエピタキシャルSiGe層38の凹構造部にp型の縦横方向エピタキシャル歪みSi層を成長する。次いで化学的機械研磨(CMP)し、凹構造部に歪みSi層39を平坦に埋め込み、歪みSi層39直下部に空孔4を有するp型のSOIPAC基板(凹構造SiGe層及び埋め込み歪みSi層)(38、39)を形成する。
次いで熱酸化し、露出したSOIPAC基板(凹構造SiGe層及び埋め込み歪みSi層)(38、39)の表面に5nm程度のダミーゲート酸化膜(SiO2)36を成長する。次いで化学気相成長により、150nm程度の多結晶シリコン膜(polySi)を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、多結晶シリコン膜(polySi)を異方性ドライエッチングし、ダミーゲート電極(polySi)37を形成する。(ここで、チャネル領域を歪みSi層に形成するため、ゲート長は少なくとも歪みSi層幅以下に形成される。)次いでレジストを除去する。
次いでp型のSOIPAC基板(凹構造SiGe層及び埋め込み歪みSi層)(38、39)に閾値電圧制御用の硼素のイオン注入をおこなう。次いでダミーゲート電極(polySi)37をマスク層として、n型ソースドレイン領域(9、10)形成用の燐のイオン注入をおこなう。次いで余分のダミーゲート酸化膜(SiO2)36をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極(polySi)37の側壁にのみサイドウォール(SiO2)14を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)14及びダミーゲート電極(polySi)37をマスク層として、n+型ソースドレイン領域(8、11)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(9、10)及びn+型ソースドレイン領域(8、11)を形成する。この際若干の横方向拡散はあるが、概略歪みSi部がチャネル領域となる。
次いで化学気相成長により、150nm程度の燐珪酸ガラス(PSG)膜31を成長する。次いでダミーゲート電極(polySi)37上のPSG膜31を化学的機械研磨(CMP)し、平坦化する。次いでPSG膜31をマスク層として、ダミーゲート電極(polySi)37をエッチング除去する。次いでダミーゲート酸化膜(SiO2)36をエッチング除去し、開孔部を形成する。この際、PSG膜31も若干エッチングされるが問題はない。次いで7nm程度のゲート酸化膜(Ta2O5/SiO2)29を成長する。次いでスパッタにより、60nm程度Al膜を成長する。次いで化学的機械研磨(CMP)し、燐珪酸ガラス(PSG)膜31の開孔部にゲート酸化膜(Ta2O5/SiO2)29及びゲート電極(Al)30を平坦に埋め込む。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。こうして空孔4の直上部に低抵抗のゲート電極(Al)30を形成することができる。
次いで化学気相成長により、250nm程度の燐珪酸ガラス(PSG)膜15を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)16及びPSG膜15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)17を有する導電プラグ(W)18を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)19を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)16がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)22を成長し、本願発明のSOIPAC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、p型のシリコン基板1上の左半分には、シリコン窒化膜(Si3N4)2が設けられ、このシリコン窒化膜(Si3N4)2上には、一部に空孔4を有するにシリコン酸化膜(SiO2)3が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)3上に延在したp型のSi層(SOIPAC基板)6が設けられている。この空孔4直上にはp型のSi層(SOIPAC基板)6上にシリコン酸化膜(SiO2)12を介して空孔の幅以下のゲート電極(WSi/polySi)13が設けられ、ゲート電極13の側壁にはサイドウォール14が設けられ、p型のSi層(SOIPAC基板)6には、ゲート電極13に自己整合してn型ソースドレイン領域(9、10)及びサイドウォール14に自己整合してn+型ソースドレイン領域(8、11)が設けられ、n+型ソースドレイン領域(8、11)には、それぞれバリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1上の右半分には、シリコン窒化膜(Si3N4)2が設けられ、このシリコン窒化膜(Si3N4)2上には、一部に空孔4を有するにシリコン酸化膜(SiO2)3が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)3上に延在したn型のSi層(SOIPAC基板)40が設けられている。この空孔4直上にはn型のSi層(SOIPAC基板)40上にシリコン酸化膜(SiO2)12を介してゲート電極(WSi/polySi)13が設けられ、ゲート電極13の側壁にはサイドウォール14が設けられ、n型のSi層(SOIPAC基板)40には、ゲート電極13に自己整合してp+型ソースドレイン領域(41、42)が設けられ、p+型ソースドレイン領域(41、42)には、それぞれバリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているPチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極13にもCu配線21が接続されているが、図32では省略されている。)
本実施例においては、PチャネルのMIS電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、CMOSにおいても第1の実施例と同様の効果を得ることが可能である。
同図においては、側壁のゲート酸化膜(Ta2O5/SiO2)厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス(PSG)膜が2層に形成されていること、ゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)及びNチャネルとPチャネルのドレイン領域が導電膜により接続された共通ドレイン領域構造に形成されていること以外は図32とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第5の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいこと及び共通ドレイン領域構造を形成できることにより、かなりの高集積化が可能であり、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。
同図においては、側壁のゲート酸化膜(Ta2O5/SiO2)厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス(PSG)膜が2層に形成されていること、ゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)及びn型の横(水平)方向エピタキシャルSi層の替りにエピタキシャル歪みSi層を挟んだエピタキシャルSiGe層からなるSOIPAC基板が形成されていること以外は図32とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいことにより、より高集積化が可能であり、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。またPチャネルMIS電界効果トランジスタのチャネル領域を歪みSi層で形成できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層の正孔の移動度を増すことができるので、PチャネルMIS電界効果トランジスタの高速化が可能で、バランスのよい高速なCMOS回路の形成が可能である。ここでNチャネルMIS電界効果トランジスタも歪みSi層で形成しない理由はPチャネルMIS電界効果トランジスタの正孔の移動度を増すSi層の面方位ではNチャネルMIS電界効果トランジスタの電子の移動度が低下してしまうからである。
同図においては、空孔4上及びシリコン酸化膜(SiO2)4上に設けられたn型の横(水平)方向エピタキシャルSi層40及び空孔4上に設けられた縦(垂直)方向エピタキシャルSi層46の下部にn+型不純物埋め込み層47が形成され、空孔4上に設けられた縦(垂直)方向エピタキシャルSi層46に、n+型不純物埋め込み層47に接するn型コレクター領域48、p型ベース領域49、n+型エミッター領域50及びp+型ベースコンタクト領域からなるバイポーラトランジスタが形成されている。
したがって、全周囲を絶縁膜及び下部に絶縁膜を有する空孔により島状に絶縁分離されたSOIPAC基板にバイポーラトランジスタを形成できるため、浮遊容量を大幅に低減すること(ほとんどゼロ)が可能である。
またバイポーラトランジスタの電気特性を決定する、エミッター、ベース及びコレクターを下地の影響のない単結晶の半導体層に形成できるため、極めて安定した特性を有する高信頼なバイポーラトランジスタを得ることが可能である。
またコレクターと半導体基板間の容量を、絶縁膜が充満されている場合に比較し、空孔を設けることにより、空孔(空気)存在分だけ低減することが可能である。
またコレクターと半導体基板間の電流リークを空孔直下に薄い第1の絶縁膜を設けることにより完全に防止することが可能である。
またコレクター直下に空孔を設けることにより、バイポーラトランジスタに大電流が流れた際に発生する熱による温度上昇が原因で生じる速度特性の劣化を、空孔に放熱させることにより、改善することも可能である。
また上記実施例においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、他の絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のTFT(Thin Film Transistor)等に利用できる可能性がある。
2 シリコン窒化膜(Si3N4)
3 シリコン酸化膜(SiO2)
4 空孔
5 素子分離領域のシリコン窒化膜(Si3N4)
6 p型の横(水平)方向エピタキシャルSi層
7 埋め込みシリコン酸化膜(SiO2)
8 n+型ソース領域
9 n型ソース領域
10 n型ドレイン領域
11 n+型ドレイン領域
12 ゲート酸化膜(SiO2)
13 ゲート電極(WSi/polySi)
14 シリコン酸化膜(SiO2)
15 燐珪酸ガラス(PSG)膜
16 シリコン窒化膜(Si3N4)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 層間絶縁膜(SiOC)
20 バリアメタル(TaN)
21 Cu配線(Cuシード層含む)
22 バリア絶縁膜(Si3N4)
23 p型の縦(垂直)方向エピタキシャルSi層
24 選択化学気相成長導電膜(WSi)
25 p型の横(水平)方向エピタキシャルSi層
26 シリコン酸化膜(SiO2)
27 ポリサイドゲート電極(CoSi2/polySi)
28 サリサイド層(CoSi2)
29 ゲート酸化膜(Ta2O5/SiO2)
30 ゲート電極(Al)
31 燐珪酸ガラス(PSG)膜
32 p型の横(水平)方向エピタキシャルSiGe層
33 p型の横(水平)方向エピタキシャル歪みSi層
34 p型の縦(垂直)方向エピタキシャルSiGe層
35 シリコン酸化膜(SiO2)
36 ダミーゲート酸化膜(SiO2)
37 ダミーゲート電極(polySi)
38 p型の凹構造のエピタキシャルSiGe層
39 p型の縦(垂直)及び横(水平)方向エピタキシャル歪みSi層
40 n型の横(水平)方向エピタキシャルSiGe層
41 p+型ドレイン領域
42 p+型ソース領域
43 導電膜(WSi)
44 n型の横(水平)方向エピタキシャルSiGe層
45 n型の横(水平)方向エピタキシャル歪みSi層
46 n型の縦(垂直)方向エピタキシャルSi層、
47 n+型不純物埋め込み層、
48 n型コレクター領域、
49 p型ベース領域、
50 n+型エミッター領域、
51 p+型ベースコンタクト領域、
52 バリアメタル(TiN)、
53 導電プラグ(W)
Claims (4)
- 半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜と、前記第2の絶縁膜の一部に、前記第1の絶縁膜の一部を露出して選択的に設けられた空孔と、前記空孔と同じ長さを有し、前記空孔直上に設けられた第1の半導体層と、前記第1の半導体層と同じ膜厚を有し、前記第1の半導体層の対向する左右側面にそれぞれ接し、前記第2の絶縁膜上に選択的に設けられた一対の第2の半導体層と、前記第1の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1の半導体層に設けられたチャネル領域と、前記第2の半導体層に設けられたソースドレイン領域と、により構成されたMIS電界効果トランジスタと、を備え、且つチャネル長方向において、少なくとも前記空孔と前記第2の絶縁膜が接触する側面及び前記第1の半導体層と前記第2の半導体層が接触する側面が、垂直方向に一致していることを特徴とする半導体装置。
- 前記第1の半導体層の格子定数が、前記第2の半導体層の格子定数より小さいことを特徴とする請求項1に記載の半導体装置。
- 前記第1の半導体層が異なる半導体からなる2層構造を有していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 半導体基板上に第1及び第2の絶縁膜が積層され、前記第2の絶縁膜上に選択的にエピタキシャル成長された第1の半導体層において、前記第1の半導体層上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜、前記第1の半導体層及び前記第2の絶縁膜を貫通し、前記第1の絶縁膜の表面の一部を露出する開孔を選択的に形成する工程と、前記第1の半導体層の露出した側面間に第2の半導体層をエピタキシャル成長し、前記第2の半導体層直下に空孔を形成する工程と、前記第2の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを有してなることを特徴とする半導体装置の製造方法。
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