JP6271982B2 - 半導体装置及びその製造方法 - Google Patents
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同図においては、p型のシリコン基板71上に酸化膜72を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜73により島状に絶縁分離された薄膜のp型の半導体層(SOI基板)74及びn型の半導体層(SOI基板)75が形成され、このp型のSOI基板74にはゲート電極83にセルフアライン形成されたn型ソースドレイン領域(77、78)、サイドウォール84にセルフアライン形成されたn+型ソースドレイン領域(76、79)からなるNチャネルのLDD(Lightly Doped Drain)構造のMIS電界効果トランジスタが形成され、n型のSOI基板75にはゲート電極83にセルフアライン形成されたサイドウォール84にセルフアライン形成されたp+型ソースドレイン領域(80、81)からなるPチャネルのMIS電界効果トランジスタが形成されている。さらにn+型ソースドレイン領域(76、79)及びp+型ソースドレイン領域(80、81)は、それぞれバリアメタル87を有する導電プラグ88を介して、バリアメタル90を有するCu配線91に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなるCMOSに比較し、高速化、低電力化及び高集積化が可能となる。
しかしSOI基板下の導電体(p型のシリコン基板)に接地電圧を印加するため、p型のSOI基板に形成するNチャネルのMIS電界効果トランジスタのバックチャネルはオフ状態が保たれるが、n型のSOI基板に形成するPチャネルのMIS電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、NチャネルのMIS電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、PチャネルのMIS電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またCMOSを形成する場合、酸化膜上に貼り合わせたシリコン基板にNチャネル及びPチャネルMIS電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またCMOSの集積回路を形成する場合、一対のNチャネル及びPチャネルMIS電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Nチャネル及びPチャネルMIS電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなSOI構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの2〜3倍程度と極めてコスト高であるという欠点もあった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のSOI基板の形成が難しいこと、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせSOI基板を使用しても、SIMOX法によるSOI基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるSOI基板を多層化することが不可能であり、3次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のSOI基板に関しては、実現の可能性が全く見出されていなかった。
(1)かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
(2)大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。
(3)CMOSを形成する場合、いずれか一方のMIS電界効果トランジスタのバックチャネルリークを防止できなかったこと。
(4)CMOSを形成する場合、Nチャネル及びPチャネルMIS電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること。
(5)CMOSを形成する場合、1対のNチャネル及びPチャネルのMIS電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
(6)貼り合わせあるいはSIMOX法によるSOI基板を形成する際、高温処理が必要であるため、多層のSOI基板を形成し、それぞれのSOI基板にMIS電界効果トランジスタを形成することが不可能であり、3次元のSOI化が実現できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高集積化、高速化、高性能化及び高信頼性が困難になってきたことである。
ここで一体化包囲型ゲート電極とは、上下に積層したNチャネルMIS電界効果トランジスタとPチャネルMIS電界効果トランジスタにおいて、それぞれ柱状構造の半導体層の側面をゲート絶縁膜を介して包囲する構造に形成されたNチャネルMIS電界効果トランジスタの包囲型ゲート電極とPチャネルMIS電界効果トランジスタの包囲型ゲート電極とが単一の包囲型ゲート電極として、一体化したものである。
また本願発明のバリアメタル層とは、
[1] エピタキシャル半導体層を成長する際、下地絶縁膜の影響による部分非晶化を防止し、単結晶半導体層を成長させるための補助膜
[2]それぞれ半導体層に形成した反対導電型の不純物領域と一導電型の不純物領域の相互不純物拡散を防止する分離膜
[3]それぞれ半導体層に形成した反対導電型の不純物領域と一導電型の不純物領域を接続する導電膜
上記[1]〜[3]のいずれか、あるいは、すべての役割をなす導電性膜(単体金属、金属化合物等)である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリアメタル層(下地絶縁膜バリア層)を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるSOI基板を形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス(詳細は後述)により、PチャネルMIS電界効果トランジスタの包囲型ゲート電極とNチャネルMIS電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化(共通化)して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのMIS電界効果トランジスタの占有面積で積層構造のCMOSを形成できることによる高集積化を可能にすることができる。
また一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることなく、一導電型(あるいは反対導電型)ドレイン領域を形成した第2の横(水平)方向半導体層の直下に設けた第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜)により、一導電型ドレイン領域と反対導電型ドレイン領域を直接接続できることにより、一方の配線体を削除できることによる高集積化を可能にすることができる。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
また完全なSOI構造のCMOS回路(インバータ等)を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはCMOS特有のラッチアップ特性を完全に防止することも可能である。
また第1及び第2の横(水平)方向半導体層を形成するために必要な、縦(垂直)方向エピタキシャル半導体層(製造方法参照)を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な第1及び第2の縦(垂直)方向半導体層(柱状構造の半導体層)に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極)を微細に形成することも可能である。
また一導電型のソース領域が設けられる第1の横(水平)方向半導体層直下のバリアメタル層下に配線体を設けることも可能で、この場合は一導電型のソース領域への上部からの配線体が省略できるため、第1の横(水平)方向半導体層を微細に形成することが可能となる。
また第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜)による一導電型ドレイン領域と反対導電型ドレイン領域の直接接続をやめ、一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることも可能で、この場合は両方のドレイン領域を自由に配線できるため、2入力NAND回路あるいは2入力NOR回路等を含む集積回路において、使い勝手のよい高集積な回路が形成可能である。
また半導体基板及び半導体基板上に成長した縦(垂直)方向半導体層に下層の縦型(垂直方向動作)のMIS電界効果トランジスタを形成することも可能で、この場合は半導体基板とソース領域間の接合容量が増加してしまうが、製造方法の簡略化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なSOI構造のCMOS型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の(異種導電領域)接続型バリアメタル層及び一体化包囲型ゲート電極を有する積層縦型(垂直方向動作)CMOS(Accumulated Vertical CMOS with Connecting Barrier Metal and Simplified Surrounding Gate on Insulator)構造と命名し、AVECCBAMSSUG(エイベックバムサッグ)と略称する。
(1)完全単結晶からなるSi基板を核にした縦(垂直)方向あるいは横(水平)方向エピタキシャルSi層の形成。
(2)バリアメタル層を使用したエピタキシャル成長による完全単結晶Si層の成長。
(3)柱状構造のSi層に自己整合した上下の包囲型ゲート電極の形成及び容易なプロセスによる一体化。
(4)柱状構造のSi層に自己整合した柱状構造のSi層及び平板構造のSi層へのn型及びn+型ソースドレイン領域あるいはp+型ソースドレイン領域の形成。
(5)柱状構造のSi層に形成したp+型ドレイン領域と平板構造のSi層に形成したn+型ドレイン領域のバリアメタル層による直接接続。
(6)ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長Si層の低温化。
(7)n型及びn+型ソースドレイン領域とp+型ソースドレイン領域のRTP(Rapid Thermal Processing)法による同時活性化及び深さ制御。
等の技術を使用し、
Si基板上に絶縁膜を介して第1のバリアメタル層が設けられ、第1のバリアメタル層上に、第1の横(水平)方向エピタキシャルSi層(第1の半導体層)及び第1の縦(垂直)方向エピタキシャルSi層(第2の半導体層)からなるn型のSOI基板が設けられ、第1の横(水平)方向エピタキシャルSi層全体及び第1の縦(垂直)方向エピタキシャルSi層下部にp+型ソース領域が設けられ、相対して、第1の縦(垂直)方向エピタキシャルSi層上部にp+型ドレイン領域が設けられ、第1の縦(垂直)方向エピタキシャルSi層の上面に接して第2のバリアメタル層が設けられ、第2のバリアメタル層上に、第2の横(水平)方向エピタキシャルSi層(第3の半導体層)及び第2の縦(垂直)方向エピタキシャルSi層(第4の半導体層)からなるp型のSOI基板が設けられ、第2の横(水平)方向エピタキシャルSi層全体及び第2の縦(垂直)方向エピタキシャルSi層下部にn型及びn+型ドレイン領域が設けられ、相対して、第2の縦(垂直)方向エピタキシャルSi層上部にn型及びn+型ソース領域が設けられ、第1及び第2の縦(垂直)方向エピタキシャルSi層の側面にはゲート絶縁膜を介して一体化包囲型ゲート電極が設けられた、積層構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるSOI構造のCMOSを形成したものである。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図30は本発明の半導体装置における第1の実施例で、図1は一体化包囲型ゲート電極への接続部を示す方向の模式側断面図、図2は異種導電型ドレイン領域への接続部を示す方向の模式側断面図、図3〜図30は製造方法の工程断面図である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層(下地絶縁膜バリア層)を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるSOI基板を形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス(詳細は後述)により、PチャネルMIS電界効果トランジスタの包囲型ゲート電極とNチャネルMIS電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのMIS電界効果トランジスタの占有面積で積層構造のCMOSを形成できることによる高集積化を可能にすることができる。
またn+型ドレイン領域への配線体とp+型ドレイン領域への配線体を個別に設けることなく、n+型ドレイン領域を形成した第2の横(水平)方向半導体層の直下に設けた第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜)により、n+型ドレイン領域とp+型ドレイン領域を直接接続できることにより、一方の配線体を削除できることによる高集積化を可能にすることができる。(特にインバータ回路に有効である。)
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
また完全なSOI構造のCMOS回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはCMOS特有のラッチアップ特性を完全に防止することも可能である。
また第1及び第2の横(水平)方向半導体層を形成するために必要な、縦(垂直)方向エピタキシャル半導体層(製造方法参照)を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の半導体層(第1及び第2の縦(垂直)方向半導体層)に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極)を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なSOI構造のCMOS型半導体装置を得ることができる。
化学気相成長により、p型のシリコン基板1上に150nm程度のシリコン酸化膜(SiO2)2を成長する。次いで化学気相成長により、30nm程度の第1のバリアメタル層(下地絶縁膜バリア層、TiN)3を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜(Si3N4)29を60nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)29、第1のバリアメタル層(下地絶縁膜バリア層、TiN)3及びシリコン酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にn型の縦(垂直)方向エピタキシャルSi層30を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)29の平坦面より突出した縦(垂直)方向エピタキシャルSi層30を平坦化する。次いで選択化学気相成長法により30nm程度のタングステン膜31を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)29を異方性ドライエッチングし、縦(垂直)方向エピタキシャルSi層30の一部側面及び第1のバリアメタル層(下地絶縁膜バリア層、TiN)3の一部上面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出した縦(垂直)方向エピタキシャルSi層30の側面から第1のバリアメタル層(下地絶縁膜バリア層、TiN)3上にn型の第1の横(水平)方向エピタキシャルSi層5を成長し、シリコン窒化膜(Si3N4)29の開孔部を埋め込む。ここで成長したSi層5は第1のバリアメタル層(下地絶縁膜バリア層、TiN)3により下地のシリコン酸化膜(SiO2)2の影響を受けない完全な単結晶半導体層となる。(この第1のバリアメタル層(下地絶縁膜バリア層、TiN)3がないと下地のシリコン酸化膜(SiO2)2の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。)
次いでSi層5の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2)32を成長する。次いでシリコン酸化膜(SiO2)32をマスク層として、タングステン膜31、Si層30、シリコン窒化膜(Si3N4)29及び第1のバリアメタル層(下地絶縁膜バリア層、TiN)3を順次異方性ドライエッチングし、2段の開孔部を形成する。
次いで化学気相成長により、80nm程度のシリコン窒化膜(Si3N4)を成長する。次いでSi層5の平坦面上のシリコン窒化膜(Si3N4)及びシリコン酸化膜(SiO2)32を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)4を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)33を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)33を異方性ドライエッチングし、開孔部を形成する。(開孔部幅は80nm程度)次いでレジスト(図示せず)を除去する。
次いで露出したSi層5上にn型の第1の縦(垂直)方向エピタキシャルSi層6を成長する。次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)33の平坦面より突出した第1の縦(垂直)方向エピタキシャルSi層6を平坦化する。
次いでシリコン酸化膜(SiO2)33をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。次いで700℃程度でランニングし、所望の閾値電圧に制御する。次いでSi層5及びSi層6にp+型ソースドレイン領域(7、8)形成用の硼素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。(ここではp+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、p+型ソースドレイン領域は図示しておく。)
次いで露出しているSi層5及びSi層6の表面を酸化し、5nm程度のゲート酸化膜(SiO2)9を成長する。次いで化学気相成長により、150nm程度のタングステンシリサイド膜(WSi)10aを成長する。次いで化学的機械研磨(CMP)し、Si層6の平坦面より上に成長したゲート酸化膜(SiO2)9及びタングステンシリサイド膜(WSi)10aを除去し、平坦化する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)10aを異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでタングステンシリサイド膜(WSi)10a及びゲート酸化膜(SiO2)9を50nm程度順次異方性ドライエッチング(オーバーエッチング)し、下層の包囲型ゲート電極10aを形成する。
次いで化学気相成長により、150nm程度のPSG膜11を成長する。次いで化学的機械研磨(CMP)し、Si層6の平坦面より上に成長したPSG膜11を除去し、平坦化する。
次いで化学気相成長により、50nm程度の第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜(Si3N4)34を50nm程度成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)34、第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12及びPSG膜11を順次異方性ドライエッチングし、Si層5の一部の表面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置(electron coupling resonance plasma enhanced chemical vapor deposition system)により、露出したSi層5上にp型の縦(垂直)方向エピタキシャルSi層35を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)34の平坦面より突出した縦(垂直)方向エピタキシャルSi層35を平坦化する。次いで選択化学気相成長法により30nm程度のタングステン膜36を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)34を異方性ドライエッチングし、縦(垂直)方向エピタキシャルSi層35の一部側面及び第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12の一部上面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により、露出した縦(垂直)方向エピタキシャルSi層35の側面から第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12上にp型の第2の横(水平)方向エピタキシャルSi層14を成長し、シリコン窒化膜(Si3N4)34の開孔部を埋め込む。ここで成長したSi層14は第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12により下地のPSG膜11の影響を受けない完全な単結晶半導体層となる。(この第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12がないと下地のPSG膜11の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステン膜36、Si層(14、35、5)、シリコン窒化膜(Si3N4)34及び第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)12を順次異方性ドライエッチングし、2段の開孔部を形成する。(この際、下層の第1のバリアメタル層3の一部も除去される。)次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、100nm程度のシリコン窒化膜(Si3N4)を成長する。次いでSi層14の平坦面上のシリコン窒化膜(Si3N4)を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)13を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)37を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)37を異方性ドライエッチングし、開孔部を形成する。(開孔部幅は80nm程度)次いでレジスト(図示せず)を除去する。
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により、露出したSi層14上にp型の第2の縦(垂直)方向エピタキシャルSi層15を成長する。次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)37の平坦面より突出した第2の縦(垂直)方向エピタキシャルSi層15を平坦化する。
次いでシリコン酸化膜(SiO2)37をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでSi層15に閾値電圧制御用の硼素のイオン注入をおこなう。次いでSi層14及びSi層15にn型ソースドレイン領域(17、18)形成用の燐のイオン注入を、連続してn+型ソースドレイン領域(16、19)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。(ここではn型及びn+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、n型及びn+型ソースドレイン領域は図示しておく。)
次いで露出しているSi層14及びSi層15の表面を酸化し、5nm程度のゲート酸化膜(SiO2)20を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13及びPSG膜11を順次異方性ドライエッチングし、下層の包囲型ゲート電極10aの一部を露出する開孔部を形成する。(開孔部幅は80nm程度)次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、150nm程度のタングステンシリサイド膜(WSi)10bを成長する。次いで化学的機械研磨(CMP)し、Si層15の平坦面より上に成長したゲート酸化膜(SiO2)9及びタングステンシリサイド膜(WSi)10bを除去し、平坦化する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)10bを異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでタングステンシリサイド膜(WSi)10b及びゲート酸化膜(SiO2)20を50nm程度順次異方性ドライエッチング(オーバーエッチング)し、上層の包囲型ゲート電極10bを形成する。こうして下層の包囲型ゲート電極10aと上層の包囲型ゲート電極10bが一体化された一体化包囲型ゲート電極10が形成される。次いでRTP(Rapid Thermal Processing)法により活性化及び深さ制御用のアニールをおこない、Si層5及びSi層6にp+型ソースドレイン領域(7、8)を、Si層14及びSi層15にn型ソースドレイン領域(17、18)及びn+型ソースドレイン領域(16、19)を形成する。
次いで化学気相成長により、300nm程度のPSG膜21を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)22を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)22、PSG膜21、シリコン窒化膜(Si3N4)13及びPSG膜11を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、バリアメタルとなるTiN23を成長する。次いで化学気相成長により、タングステン(W)24を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)23を有する導電プラグ(W)24を形成する。
次いで化学気相成長により、500nm程度の絶縁膜(SiOC)25を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、SiOC膜25を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)24がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)26を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)26を有するCu配線27を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)28を成長し、本願発明のAVECCBAMSSUG構造の半導体装置を完成する。
同図においては、PチャネルMIS電界効果トランジスタのp+型ソース領域へ直接接続するCu配線27が存在せずに替りにp+型ソース領域直下の第1のバリアメタル層(下地絶縁膜バリア層、TiN)3に下から接続する下部接続配線体(WSi)38が形成されていること以外は図1とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、またPチャネルMIS電界効果トランジスタのSOI基板を形成する前に、下部接続配線体(WSi)を形成する工程が必要となるが、第1の横(水平)方向エピタキシャルSi層を微細に形成できることによる高集積化が可能となる。
同図においては、シリコン酸化膜(SiO2)40により異種導電型ドレイン領域が分離して形成され、PチャネルMIS電界効果トランジスタのドレイン領域上に配線体(WSi)39が設けられていること及び配線体(WSi)39に接続するCu配線27が設けられていること以外は図1及び図2とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、また両方のドレイン領域を自由に配線できるため、2入力NAND回路あるいは2入力NOR回路等を含む集積回路において、第1の実施例あるいは第2の実施例と組み合わせ、使い分けることにより、使い勝手のよい高集積な集積回路が形成可能である。
同図においては、PチャネルMIS電界効果トランジスタがn型のシリコン(Si)基板41及びn型のSi層(第1の縦(垂直)方向エピタキシャル半導体層)6に形成されていること、n型のシリコン(Si)基板41に形成されたp+型ソース領域7を、底部にn+型チャネルストッパー領域44が設けられたトレンチ素子分離領域(Si3N4)43によって分離画定していること及びn型のシリコン(Si)基板41にn+型基板コンタクト領域が形成されていること以外は図1とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第1の実施例とほぼ同様の効果を得ることができ、またp+型ソース領域とn型のシリコン(Si)基板間に接合容量が存在してしまうが、製造方法はやや簡単にすることが可能である。
また上記実施例においては、下層半導体層にPチャネルMIS電界効果トランジスタを形成し、上層半導体層にNチャネルMIS電界効果トランジスタを形成したCMOS型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、バリアメタル層(下地絶縁膜バリア層あるいは下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜)等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また上記実施例においては、異なる導電型のMIS電界効果トランジスタを上下の凸状構造の半導体層にそれぞれ形成したCMOS型半導体集積回路を形成しているが、同じ導電型のMIS電界効果トランジスタを形成する場合に利用することも可能である。
またMIS電界効果トランジスタばかりでなく、他のトランジスタからなる半導体集積回路に利用できる可能性がある。
2 シリコン酸化膜(SiO2)
3 第1のバリアメタル層(下地絶縁膜バリア層、TiN)
4 素子分離領域のシリコン窒化膜(Si3N4)
5 n型のSi層(第1の横(水平)方向エピタキシャル半導体層)
6 n型のSi層(第1の縦(垂直)方向エピタキシャル半導体層)
7 p+型ソース領域
8 p+型ドレイン領域
9 ゲート酸化膜(SiO2)
10 一体化包囲型ゲート電極(WSi)
10a 下層のMIS電界効果トランジスタの包囲型ゲート電極(WSi)
10b 上層のMIS電界効果トランジスタの包囲型ゲート電極(WSi)
11 燐珪酸ガラス(PSG)膜
12 第2のバリアメタル層(下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、TiN)
13 素子分離領域のシリコン窒化膜(Si3N4)
14 p型のSi層(第2の横(水平)方向エピタキシャル半導体層)
15 p型のSi層(第2の縦(垂直)方向エピタキシャル半導体層)
16 n+型ドレイン領域
17 n型ドレイン領域
18 n型ソース領域
19 n+型ソース領域
20 ゲート酸化膜(SiO2)
21 燐珪酸ガラス(PSG)膜
22 シリコン窒化膜(Si3N4)
23 バリアメタル(TiN)
24 導電プラグ(W)
25 SiOC膜
26 バリアメタル(TaN)
27 Cu配線(Cuシード層含む)
28 バリア絶縁膜(Si3N4)
29 シリコン窒化膜(Si3N4)
30 n型の縦(垂直)方向エピタキシャルSi層
31 選択化学気相成長導電膜(W)
32 シリコン酸化膜(SiO2)
33 シリコン酸化膜(SiO2)
34 シリコン窒化膜(Si3N4)
35 p型の縦(垂直)方向エピタキシャルSi層
36 選択化学気相成長導電膜(W)
37 シリコン酸化膜(SiO2)
38 下部接続配線体(WSi)
39 上部接続配線体(WSi)
40 シリコン酸化膜(SiO2)
41 n型のシリコン(Si)基板
42 n+型基板コンタクト領域
43 トレンチ素子分離領域(Si3N4)
44 n+型チャネルストッパー領域
Claims (3)
- 半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第1のバリアメタル層と、前記第1のバリアメタル層上に、前記第1のバリアメタル層とサイズを一致させて設けられた平板構造の第1の半導体層と、前記第1の半導体層上に選択的に設けられた柱状構造の第2の半導体層と、前記第2の半導体層上に、前記第2の半導体層に一部を接して選択的に設けられた第2のバリアメタル層と、前記第2のバリアメタル層上に、前記第2のバリアメタル層とサイズを一致させて設けられた平板構造の第3の半導体層と、前記第3の半導体層上に選択的に設けられた柱状構造の第4の半導体層と、前記第1の半導体層全体及び前記第2の半導体層の下部に設けられた第1の不純物領域と、前記第1の不純物領域に相対して前記第2の半導体層の上部に設けられた第2の不純物領域と、前記第3の半導体層全体及び前記第4の半導体層の下部に設けられた第3の不純物領域と、前記第3の不純物領域に相対して前記第4の半導体層の上部に設けられた第4の不純物領域と、を備え、前記第2の不純物領域と前記第3の不純物領域が前記第2のバリアメタル層により接続されていることを特徴とする半導体装置。
- 前記第2及び第3の半導体層が一導電型の半導体層をなし、前記第1及び第4の半導体層が反対導電型の半導体層をなし、前記第1及び第2の不純物領域が反対導電型のソースドレイン領域をなし、前記第3及び第4の不純物領域が一導電型のソースドレイン領域をなし、少なくとも前記第2及び第4の半導体層の側面にゲート絶縁膜を介して、一体化して、包囲する構造のゲート電極(一体化包囲型ゲート電極)が設けられ、積層構造の縦型(垂直方向動作)の一導電型及び反対導電型のMIS電界効果トランジスタからなる相補型のMIS電界効果トランジスタを構成していることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に第1の絶縁膜、第1のバリアメタル層及び第2の絶縁膜を順次形成する工程と、選択的に前記第2の絶縁膜、前記第1のバリアメタル層及び前記第1の絶縁膜を順次エッチング除去して、第1の開孔部を形成し、前記半導体基板の上面の一部を露出する工程と、前記第1の開孔部に第1の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第1の縦方向エピタキシャル半導体層の上面に第1のマスク層を形成する工程と、前記第2の絶縁膜の一部を選択的にエッチング除去し、前記第1の縦方向エピタキシャル半導体層の側面の一部を露出する第2の開孔部を形成する工程と、露出した前記第1の縦方向エピタキシャル半導体層の側面から第1の横方向エピタキシャル半導体層を形成し、前記第2の開孔部を平坦に埋め込む工程と、前記第1の横方向エピタキシャル半導体層の上面に第2のマスク層を形成する工程と、前記第2のマスク層をエッチングマスクとして、前記第1のマスク層、前記第1の縦方向エピタキシャル半導体層、前記第2の絶縁膜及び前記第1のバリアメタル層を順次エッチング除去し、第3の開孔部を形成する工程と、前記第3の開孔部に第3の絶縁膜を埋め込み、第2のマスク層を除去し、平坦化する工程と、第4の絶縁膜を形成する工程と、前記第4の絶縁膜に選択的に第4の開孔部を形成し、前記第1の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第4の開孔部に第2の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第4の絶縁膜をエッチング除去する工程と、露出した前記第2の縦方向エピタキシャル半導体層及び前記第1の横方向エピタキシャル半導体層の上面に一導電型の不純物をイオン注入する工程と、前記第2の縦方向エピタキシャル半導体層及び前記第1の横方向エピタキシャル半導体層の露出表面に第1のゲート絶縁膜を形成する工程と、第1のゲート電極形成膜を成長し、前記第2の縦方向エピタキシャル半導体層の高さに平坦化する工程と、前記第1のゲート電極形成膜を選択的にエッチング除去し、下層の包囲型ゲート電極を形成する工程と、第5の絶縁膜を成長し、前記第2の縦方向エピタキシャル半導体層の高さに平坦化する工程と、第2のバリアメタル層及び第6の絶縁膜を順次形成する工程と、選択的に前記第6の絶縁膜、前記第2のバリアメタル層及び前記第5の絶縁膜を順次エッチング除去して、第5の開孔部を形成し、前記第1の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第5の開孔部に第3の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第3の縦方向エピタキシャル半導体層の上面に第3のマスク層を形成する工程と、前記第6の絶縁膜の一部を選択的にエッチング除去し、前記第3の縦方向エピタキシャル半導体層の側面の一部を露出する第6の開孔部を形成する工程と、露出した前記第3の縦方向エピタキシャル半導体層の側面から第2の横方向エピタキシャル半導体層を形成し、前記第6の開孔部を平坦に埋め込む工程と、選択的に前記第3のマスク層、前記第3の縦方向エピタキシャル半導体層、前記第6の絶縁膜及び前記第2のバリアメタル層を順次エッチング除去し、第7の開孔部を形成する工程と、前記第7の開孔部に第7の絶縁膜を平坦に埋め込む工程と、第8の絶縁膜を形成する工程と、前記第8の絶縁膜に選択的に第8の開孔部を形成し、前記第2の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第8の開孔部に第4の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第8の絶縁膜をエッチング除去する工程と、露出した前記第4の縦方向エピタキシャル半導体層及び前記第2の横方向エピタキシャル半導体層の上面に反対導電型の不純物をイオン注入する工程と、前記第4の縦方向エピタキシャル半導体層及び前記第2の横方向エピタキシャル半導体層の露出表面に第2のゲート絶縁膜を形成する工程と、選択的に前記第7の絶縁膜及び前記第5の絶縁膜を順次エッチング除去し、前記下層の包囲型ゲート電極の上面の一部を露出する第9の開孔部を形成する工程と、第2のゲート電極形成膜を成長して、前記第9の開孔部を埋め込み、前記第4の縦方向エピタキシャル半導体層の高さに平坦化する工程と、前記第2のゲート電極形成膜を選択的にエッチング除去し、一体化包囲型ゲート電極を形成する工程と、熱処理を施し、一導電型ソースドレイン領域及び反対導電型ソースドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
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