JP6273406B2 - 半導体装置及びその製造方法 - Google Patents
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Description
同図においては、p型のシリコン基板71上に酸化膜72を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜73により島状に絶縁分離された薄膜のp型の半導体層(SOI基板)74及びn型の半導体層(SOI基板)75が形成され、このp型のSOI基板74にはゲート電極83にセルフアライン形成されたn型ソースドレイン領域(77、78)、サイドウォール84にセルフアライン形成されたn+型ソースドレイン領域(76、79)からなるNチャネルのLDD(Lightly Doped Drain)構造のMIS電界効果トランジスタが形成され、n型のSOI基板75にはゲート電極83にセルフアライン形成されたサイドウォール84にセルフアライン形成されたp+型ソースドレイン領域(80、81)からなるPチャネルのMIS電界効果トランジスタが形成されている。さらにn+型ソースドレイン領域(76、79)及びp+型ソースドレイン領域(80、81)は、それぞれバリアメタル87を有する導電プラグ88を介して、バリアメタル90を有するCu配線91に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなるCMOSに比較し、高速化、低電力化及び高集積化が可能となる。
しかしSOI基板下の導電体(p型のシリコン基板)に接地電圧を印加するため、p型のSOI基板に形成するNチャネルのMIS電界効果トランジスタのバックチャネルはオフ状態が保たれるが、n型のSOI基板に形成するPチャネルのMIS電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、NチャネルのMIS電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、PチャネルのMIS電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
またCMOSを形成する場合、酸化膜上に貼り合わせたシリコン基板にNチャネル及びPチャネルMIS電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またCMOSの集積回路を形成する場合、一対のNチャネル及びPチャネルMIS電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Nチャネル及びPチャネルMIS電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなSOI構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの2〜3倍程度と極めてコスト高であるという欠点もあった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のSOI基板の形成が難しいこと、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせSOI基板を使用しても、SIMOX法によるSOI基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるSOI基板を多層化することが不可能であり、3次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のSOI基板に関しては、実現の可能性が全く見出されていなかった。
(1)かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
(2)大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。
(3)CMOSを形成する場合、いずれか一方のMIS電界効果トランジスタのバックチャネルリークを防止できなかったこと。
(4)CMOSを形成する場合、Nチャネル及びPチャネルMIS電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること。
(5)CMOSを形成する場合、1対のNチャネル及びPチャネルのMIS電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
(6)貼り合わせあるいはSIMOX法によるSOI基板を形成する際、高温処理が必要であるため、多層のSOI基板を形成し、それぞれのSOI基板にMIS電界効果トランジスタを形成することが不可能であり、3次元のSOI化が実現できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高集積化、高速化、高性能化及び高信頼性が困難になってきたことである。
ここで一体化包囲型ゲート電極とは、上下に積層した縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタと縦型(垂直方向動作)のPチャネルMIS電界効果トランジスタにおいて、それぞれ柱状構造の半導体層の側面をゲート絶縁膜を介して包囲する構造に形成されたNチャネルMIS電界効果トランジスタの包囲型ゲート電極とPチャネルMIS電界効果トランジスタの包囲型ゲート電極とが単一の包囲型ゲート電極として、一体化したものである。
また一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることなく、2段目の半導体層の上部の一部に埋め込まれ、延在した導電膜により一導電型ドレイン領域と反対導電型ドレイン領域を直接接続でき、1つの配線体に容易に接続できるため、高集積化を可能にすることができる。(特にインバータ回路に有効である。)
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また下部の反対導電型のMIS電界効果トランジスタの包囲型ゲート電極と上部の一導電型のMIS電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのMIS電界効果トランジスタの占有面積で、且つ3次元化した多層のSOI基板を形成せずに、一体化した単一のSOI基板(3段柱状構造半導体層)に一対の縦型(垂直方向動作)のPチャネルのMIS電界効果トランジスタ及び縦型(垂直方向動作)のNチャネルのMIS電界効果トランジスタを積層したCMOSを形成できることによる高集積化を可能にすることができる。
また2段目及び3段目の半導体層を自己整合し、1回のエピタキシャル成長で形成できること、各階段部に自己整合して不純物を注入して一導電型及び反対導電型ソースドレイン領域を形成できることによる高集積化及びプロセスの簡略化が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層(下地絶縁膜バリア層)を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるSOI基板を形成することが可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
また完全なSOI構造のCMOS回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはCMOS特有のラッチアップ特性を完全に防止することも可能である。
また1段目の半導体層(横(水平)方向エピタキシャル半導体層)を形成するために必要な、縦(垂直)方向エピタキシャル半導体層(製造方法参照)を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の3段目の半導体層に自己整合して、MIS電界効果トランジスタの構成要素(一導電型及び反対導電型のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極)を微細に形成することも可能である。
また反対導電型のソース領域が設けられる1段目の半導体層直下の下地絶縁膜バリア層下に配線体を設けることも可能で、この場合は反対導電型のソース領域への上部からの配線体が省略できるため、1段目の半導体層を微細に形成することが可能となる。
また反対導電型のソース領域が設けられる1段目の半導体層直下の下地絶縁膜バリア層を下層配線として使用することも可能で、この場合は反対導電型のソース領域への上部からの配線体が省略できるため、1段目の半導体層を微細に形成することが可能となる。
また1段目の半導体層の替りに半導体基板を使用することも可能で、この場合は半導体基板とソース領域間の接合容量が増加してしまうが、製造方法の簡略化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なSOI構造の縦型(垂直方向動作)のCMOS型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の3段柱状半導体層及び一体化包囲型ゲート電極を有する積層縦型(垂直方向動作)CMOS(Accumulated Vertical CMOS with Three Steps Semiconductor layer and Simplified Surrounding Gate on Insulator)構造と命名し、AVECT4SG(エイベクトフォーエスジー)と略称する。
(1)完全単結晶からなるSi基板を核にした縦(垂直)方向あるいは横(水平)方向エピタキシャルSi層の成長による第1、第2及び第3の半導体層からなる3段柱状構造半導体層の形成。
(2)下地絶縁膜バリア層を使用したエピタキシャル成長による完全単結晶Si層の成長。
(3)第1の半導体層上に形成した2段構造の開孔部に成長した縦(垂直)方向エピタキシャルSi層による自己整合の第2及び第3の半導体層の形成。
(4)第2及び第3の半導体層側面へのゲート絶縁膜及び一体化包囲型ゲート電極の形成。
(5)第1、第2及び第3の半導体層からなる3段柱状構造半導体層への自己整合によるn型及びn+型ソースドレイン領域あるいはp+型ソースドレイン領域の形成。
(6)第2の半導体層の上部近傍への導電膜の一部の埋め込み及び埋め込み導電膜を介したp+型ドレイン領域とn+型ドレイン領域の接続。
(7)n型及びn+型ソースドレイン領域とp+型ソースドレイン領域のRTP(Rapid Thermal Processing)法による同時活性化及び深さ制御。
等の技術を使用し、
Si基板上に絶縁膜を介して、導電膜の一部が埋め込まれた3段柱状構造半導体層(第1、第2及び第3の半導体層)が設けられ、第1の半導体層全体及び第2の半導体層の下部にp+型ソース領域が設けられ、p+型ソース領域と離間し相対して導電膜下部近傍の第2の半導体層の上部にp+型ドレイン領域設けられ、導電膜上部近傍の第2の半導体層の上部及び第3の半導体層の下部にn+型及びn型ドレイン領域が設けられ、n+型及びn型ドレイン領域と離間し相対して第3の半導体層の上部にn型及びn+型ソース領域が設けられ、導電膜によりp+型ドレイン領域とn+型ドレイン領域が接続され、第2及び第3の半導体層の側面にゲート絶縁膜を介して一体化包囲型ゲート電極が設けられた、積層構造の一対の縦型(垂直方向動作)のPチャネルのMIS電界効果トランジスタ及び縦型(垂直方向動作)のNチャネルのMIS電界効果トランジスタからなるSOI構造のCMOSを構成したものである。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図25は本発明の半導体装置における第1の実施例で、高集積に形成したCMOS型インバータを含む半導体集積回路の一部で、図1は模式平面図、図2は模式側断面図(p−p矢視断面図)、図3は模式側断面図(q−q矢視断面図)、図4〜図25は製造方法の工程断面図である。
またn+型ドレイン領域への配線体とp+型ドレイン領域への配線体を個別に設けることなく、2段目の半導体層の上部の一部に埋め込まれ、延在した導電膜によりn+型ドレイン領域とp+型ドレイン領域を直接接続でき、1つの配線体に容易に接続できるため、高集積化を可能にすることができる。(特にインバータ回路に有効である。)
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また下部のPチャネルMIS電界効果トランジスタの包囲型ゲート電極と上部のNチャネルMIS電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのMIS電界効果トランジスタの占有面積で、且つ3次元化した多層のSOI基板を形成せずに、一体化した単一のSOI基板(3段柱状構造半導体層)に一対の縦型(垂直方向動作)のPチャネルのMIS電界効果トランジスタ及び縦型(垂直方向動作)のNチャネルのMIS電界効果トランジスタを積層したCMOSを形成できることによる高集積化を可能にすることができる。
また2段目及び3段目の半導体層を自己整合し、1回のエピタキシャル成長で形成できること、各階段部に自己整合して不純物を注入して一導電型及び反対導電型ソースドレイン領域を形成できることによる高集積化及びプロセスの簡略化が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層(下地絶縁膜バリア層)を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるSOI基板を形成することが可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
また完全なSOI構造のCMOS回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはCMOS特有のラッチアップ特性を完全に防止することも可能である。
また1段目の半導体層(横(水平)方向エピタキシャル半導体層)を形成するために必要な、縦(垂直)方向エピタキシャル半導体層(製造方法参照)を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の3段目の半導体層に自己整合して、MIS電界効果トランジスタの構成要素(一導電型及び反対導電型のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極)を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なSOI構造の縦型(垂直方向動作)のCMOS型半導体装置を得ることができる。
化学気相成長により、n型のシリコン基板1上に150nm程度のシリコン窒化膜(Si3N4)2を成長する。次いで化学気相成長により、30nm程度の下地絶縁膜バリア層(TiN)3を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)25を60nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)25、下地絶縁膜バリア層(TiN)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したn型のシリコン基板1上にn型の縦(垂直)方向エピタキシャルSi層26を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)25の平坦面より突出した縦(垂直)方向エピタキシャルSi層26を平坦化する。次いで選択化学気相成長法により、Si層26上にのみ30nm程度のタングステン膜27を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)25を異方性ドライエッチングし、縦(垂直)方向エピタキシャルSi層26の一部側面及び下地絶縁膜バリア層(TiN)3の一部上面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出した縦(垂直)方向エピタキシャルSi層26の側面から下地絶縁膜バリア層(TiN)3上にn型の横(水平)方向エピタキシャルSi層5を成長し、シリコン窒化膜(Si3N4)25の開孔部を埋め込む。ここで成長したSi層5は下地絶縁膜バリア層(TiN)3により下地のシリコン窒化膜(Si3N4)2の影響を受けない完全な単結晶半導体層となる。(この下地絶縁膜バリア層(TiN)3がないと下地のシリコン窒化膜(Si3N4)2の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。)
次いでSi層5の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2)28を成長する。ここでSi層5は50nm程度になる。次いでシリコン酸化膜(SiO2)28をマスク層として、タングステン膜27、Si層26、シリコン窒化膜(Si3N4)25及び下地絶縁膜バリア層(TiN)3を順次異方性ドライエッチングし、2段の開孔部を形成する。
次いで化学気相成長により、80nm程度のシリコン酸化膜(SiO2)4を成長する。次いでSi層5の平坦面より上に存在するシリコン酸化膜(SiO2)28及びシリコン酸化膜(SiO2)4を化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)4を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、50nm程度のシリコン窒化膜(Si3N4)29を成長する。次いで化学気相成長により、90nm程度のシリコン酸化膜(SiO2)30を成長する。次いでスパッタにより、50nm程度のタングステンシリサイド膜(WSi)6を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)31を成長する。次いでスパッタにより、140nm程度の窒化チタン膜(TiN)32を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化チタン膜(TiN)32、シリコン窒化膜(Si3N4)31、タングステンシリサイド膜(WSi)6、シリコン酸化膜(SiO2)30及びシリコン窒化膜(Si3N4)29を順次異方性ドライエッチングし、Si層5の表面の一部を露出する開孔部を形成する。(開孔部幅は100nm程度)次いでレジスト(図示せず)を除去する。
次いでシリコン酸化膜(SiO2)30及びシリコン窒化膜(Si3N4)(29、31)を5nm程度順次等方性ドライエッチングする。(開孔部の一部を横方向に広げる。)
次いで露出したSi層5上にPチャネルMIS電界効果トランジスタの閾値電圧を制御した2段柱状構造のn型の縦(垂直)方向エピタキシャルSi層7を成長する。次いで化学的機械研磨(CMP)し、窒化チタン膜(TiN)32の平坦面より突出した縦(垂直)方向エピタキシャルSi層7を平坦化する。
次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでSi層7の上部にNチャネルMIS電界効果トランジスタの閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、Si層7の上層部の幅が狭い柱状構造部を所望の閾値電圧に制御したp型のSi層8に変換する。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。こうしてSi層5、Si層7及びSi層8からなる3段柱状構造のSOI基板が形成される。
次いで窒化チタン膜(TiN)32をエッチング除去する。次いで化学気相成長により、140nm程度のシリコン酸化膜(SiO2)33を成長する。次いで化学的機械研磨(CMP)し、Si層8の平坦面より上に成長したシリコン酸化膜(SiO2)33を除去し、平坦化する。(窒化チタン膜(TiN)32をシリコン酸化膜(SiO2)33に置き換える。)
次いで選択化学気相成長法により、Si層8上にのみ150nm程度のタングステン膜(W)34を成長する。次いでシリコン酸化膜(SiO2)33をエッチング除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)31、タングステンシリサイド膜(WSi)6及びシリコン酸化膜(SiO2)30を順次異方性ドライエッチングする。この際タングステン膜(W)34も50nm程度エッチング除去される。次いでレジスト(図示せず)を除去する。
次いでタングステン膜(W)34をマスク層として、タングステンシリサイド膜(WSi)6を貫通してSi層7の上部に、シリコン窒化膜(Si3N4)29を貫通してSi層5の上部にp+型ソースドレイン領域(11、12)形成用の硼素のイオン注入をおこなう。(ここではp+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、p+型ソースドレイン領域の最終形を図示しておく。)
次いでタングステン膜(W)34をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでシリコン窒化膜(Si3N4)29をマスク層として、Si層7の上部(タングステンシリサイド膜(WSi)6の上部)及びSi層8の上部にn型ソースドレイン領域(14、15)形成用の燐のイオン注入をおこなう。連続してn+型ソースドレイン領域(13、16)形成用の砒素のイオン注入をおこなう。(ここではn型及びn+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、n型及びn+型ソースドレイン領域の最終形を図示しておく。)次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。
次いでシリコン酸化膜(SiO2)30及びシリコン窒化膜(Si3N4)(29、31)を順次等方性ドライエッチングする。
次いで化学気相成長により、5nm程度のゲート酸化膜(SiO2)9を成長する。次いで化学気相成長により、350nm程度のタングステンシリサイド膜(WSi)10を成長する。次いで化学的機械研磨(CMP)し、Si層8の平坦面より上に成長したゲート酸化膜(SiO2)9及びタングステンシリサイド膜(WSi)10を除去し、平坦化する。次いでRTP(Rapid Thermal Processing)法により活性化及び深さ制御用のアニールをおこない、Si層5及びSi層7にp+型ソースドレイン領域(11、12)を、Si層7及びSi層8にn型ソースドレイン領域(14、15)及びn+型ソースドレイン領域(13、16)を形成する。この際、p+型ドレイン領域12とn+型ドレイン領域13はSi層7に埋め込まれたタングステンシリサイド膜(WSi)6により接続されている。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)10を異方性ドライエッチングし、ゲート酸化膜(SiO2)9を介してSi層7及びSi層8の側面に一体化包囲型ゲート電極(WSi)を形成する。(エッチングの途中で露出した、異種導電型ドレイン領域接続用の導電膜(WSi)6上のゲート酸化膜(SiO2)9もマスク層となる。)次いでレジスト(図示せず)を除去する。次いでタングステンシリサイド膜(WSi)10を50nm程度異方性ドライエッチングする。次いで不要部のゲート酸化膜(SiO2)9を異方性ドライエッチングする。
次いで化学気相成長により、500nm程度のPSG膜17を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)18を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)18及びPSG膜17を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステン(W)20を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)19を有する導電プラグ(W)20を形成する。
次いで化学気相成長により、500nm程度の絶縁膜(SiOC)21を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、SiOC膜21を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)18がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)24を成長し、本願発明のVECT4SG構造の半導体装置を完成する。
同図においては、PチャネルMIS電界効果トランジスタのp+型ソース領域へ直接接続するCu配線23が存在せずに替りにp+型ソース領域直下の下地絶縁膜バリア層(TiN)3に下から接続する下部接続配線体(WSi)35が形成されていること以外は図3とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、またPチャネルMIS電界効果トランジスタのSOI基板の一部となるSi層5(1段目の半導体層、第1の半導体層)を形成する前に、下部接続配線体(WSi)を形成する工程が必要となるが、横(水平)方向エピタキシャルSi層5(1段目の半導体層、第1の半導体層)を微細に形成できることによる高集積化が可能となる。
同図においては、PチャネルMIS電界効果トランジスタのp+型ソース領域へ直接接続するCu配線23が存在せずに替りにp+型ソース領域直下の下地絶縁膜バリア層(TiN)3を延長し、下部接続配線体として利用していること以外は図3とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、また下地絶縁膜バリア層(TiN)3をパターニングするマスク工程が必要となるが、横(水平)方向エピタキシャルSi層5(1段目の半導体層、第1の半導体層)を微細に形成できることによる高集積化が可能となる。
同図においては、異種導電型ドレイン領域接続用の導電膜(WSi)6とCu配線23との接続部下に絶縁膜(29、30)が残されていること以外は図2とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、また異種導電型ドレイン領域接続用の導電膜(WSi)6とCu配線23との接続部下に絶縁膜(29、30)を残すマスク工程が必要となるが、異種導電型ドレイン領域接続用の導電膜(WSi)6と一体化包囲型ゲート電極(WSi)10間の電流リーク耐性を向上させることが可能である。
同図においては、1段目の半導体層5がn型のシリコン(Si)基板1からなっていること、素子分離領域(SiO2)4がn型のシリコン(Si)基板1に形成されたシャロートレンチ素子分離領域及び埋め込みシリコン酸化膜(SiO2)37からなっていること及びシャロートレンチ素子分離領域及び埋め込みシリコン酸化膜(SiO2)37直下にn+型チャネルストッパー領域が形成されていること以外は図2及び図3とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、SOI構造を有していないため、p+型ソース領域とn型のシリコン(Si)基板間に接合容量が生じるが、それ以外はほぼ第1の実施例と同様の効果を得ることができ、製造プロセスをやや簡略化することが可能である。
また上記実施例においては、3段柱状構造半導体層の下層部にPチャネルMIS電界効果トランジスタを形成し、3段柱状構造半導体層の上層部にNチャネルMIS電界効果トランジスタを形成したCMOS型半導体集積回路を形成しているが、これを逆にして形成してもよい。
また上記実施例においては、第2及び第3の半導体層を自己整合して同じ工程で形成しているが、別マスク工程により、独自に形成することも可能である。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、下地絶縁膜バリア層、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、3段柱状構造半導体層に異なる導電型のMIS電界効果トランジスタを形成したCMOS型半導体集積回路を形成しているが、同じ導電型のMIS電界効果トランジスタを形成し、高集積な大電流トランジスタを構成する場合に利用することも可能である。
またMIS電界効果トランジスタばかりでなく、他のトランジスタからなる半導体集積回路に利用できる可能性がある。
2 シリコン窒化膜(Si3N4)
3 下地絶縁膜バリア層(TiN)
4 素子分離領域のシリコン酸化膜(SiO2)
5 n型のSi層(1段目の半導体層、第1の半導体層)
6 異種導電型ドレイン領域接続用の導電膜(WSi)
7 n型のSi層(2段目の半導体層、第2の半導体層)
8 p型のSi層(3段目の半導体層、第3の半導体層)
9 ゲート酸化膜(SiO2)
10 一体化包囲型ゲート電極(WSi)
11 p+型ソース領域
12 p+型ドレイン領域
13 n+型ドレイン領域
14 n型ドレイン領域
15 n型ソース領域
16 n+型ソース領域
17 燐珪酸ガラス(PSG)膜
18 シリコン窒化膜(Si3N4)
19 バリアメタル(TiN)
20 導電プラグ(W)
21 SiOC膜
22 バリアメタル(TaN)
23 Cu配線(Cuシード層含む)
24 バリア絶縁膜(Si3N4)
25 シリコン窒化膜(Si3N4)
26 n型の縦(垂直)方向エピタキシャルSi層
27 選択化学気相成長導電膜(W)
28 シリコン酸化膜(SiO2)
29 シリコン窒化膜(Si3N4)
30 シリコン酸化膜(SiO2)
31 シリコン窒化膜(Si3N4)
32 窒化チタン膜(TiN)
33 シリコン酸化膜(SiO2)
34 選択化学気相成長導電膜(W)
35 下部接続配線体(WSi)
36 n+型チャネルストッパー領域
37 シャロートレンチ素子分離領域及び埋め込みシリコン酸化膜(SiO2)
Claims (4)
- 半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第1の半導体層と、前記第1の半導体層上に選択的に設けられた第2の半導体層と、前記第2の半導体層上に選択的に設けられた第3の半導体層と、前記第2の半導体層の上部近傍に一部が埋め込まれた導電膜と、前記第1の半導体層全体及び前記第2の半導体層の下部に設けられた第1の不純物領域(ソース領域あるいはドレイン領域)と、前記第1の不純物領域と離間し相対して前記導電膜下部近傍の第2の半導体層の上部に設けられた第2の不純物領域(ソース領域あるいはドレイン領域)と、前記導電膜上部近傍の第2の半導体層の上部及び前記第3の半導体層の下部に設けられた第3の不純物領域(ソース領域あるいはドレイン領域)と、前記第3の不純物領域と離間し相対して前記第3の半導体層の上部に設けられた第4の不純物領域(ソース領域あるいはドレイン領域)と、前記第2及び第3の半導体層の側面にゲート絶縁膜を介して、一体化して、包囲する構造に設けられたゲート電極(一体化包囲型ゲート電極)と、前記第2及び第3の不純物領域を接続している前記導電膜と、を備え、前記第1、第2及び第3の半導体層からなる3段柱状構造半導体層に積層構造の2つの縦型(垂直方向動作)のMIS電界効果トランジスタを構成していることを特徴とする半導体装置。
- 前記第2の半導体層が一導電型の半導体層をなし、前記第1及び第3の半導体層が反対導電型の半導体層をなし、前記第1及び第2の不純物領域が反対導電型のソースドレイン領域をなし、前記第3及び第4の不純物領域が一導電型のソースドレイン領域をなし、積層構造の縦型(垂直方向動作)の反対導電型及び一導電型のMIS電界効果トランジスタからなる相補型のMIS電界効果トランジスタを構成していることを特徴とする請求項1に記載の半導体装置。
- 第1の半導体層の一部上に第1のマスク層が設けられ、第2の半導体層の上部近傍に導電膜の一部が埋め込まれ、第3の半導体層直上に第2のマスク層が設けられた3段柱状構造半導体層において、第1のマスク層を貫通し、第1の半導体層の上部に及び埋め込み導電膜を貫通し、導電膜下の第2の半導体層に、反対導電型の不純物を導入する工程と、第2のマスク層を除去する工程と、導電膜上の第2の半導体層及び第3の半導体層の上部に一導電型の不純物を導入する工程と、をおこなった後、熱処理を施すことにより不純物を拡散させ、第1の半導体層全体、第2の半導体層の下部及び導電膜下の第2の半導体層上部に反対導電型のソースドレイン領域を形成し、導電膜上の第2の半導体層上部、第3の半導体層の下部及び第3の半導体層の上部に一導電型のソースドレイン領域を形成したことを特徴とする半導体装置の製造方法。
- 第1の半導体層の一部表面を露出する、下部が広く、上部が狭い、開孔部を形成し、しかる後に前記開孔部を埋め込むように、エピタキシャル半導体層を成長することにより、自己整合して幅が広い第2の半導体層と幅が狭い第3の半導体層を形成したことを特徴とする半導体装置の製造方法。
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