JPS61144875A - Ｍｏｓ集積回路 - Google Patents

Ｍｏｓ集積回路

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JPS61144875A
JPS61144875A JP59266997A JP26699784A JPS61144875A JP S61144875 A JPS61144875 A JP S61144875A JP 59266997 A JP59266997 A JP 59266997A JP 26699784 A JP26699784 A JP 26699784A JP S61144875 A JPS61144875 A JP S61144875A
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JP
Japan
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electrode
gate
layer
type
back gate
Prior art date
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Application number
JP59266997A
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English (en)
Inventor
Yuji Ebihara
雄二 海老原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、誘電体分離を用いたＭＯＳ集積回路に関し
、特にそのパターン構成に関するものである。
〔従来の技術〕
第３図は従来の誘電体分離によるＭＯＳ集積回路のパタ
ーン構造の例を示し、第３図（ａｌはその断面図、第３
図中）は平面図である。図において、３１は基板のシリ
コンウェハ、３２はシリコンの酸化膜、３３．３４はｎ
生型のシリコン層で、その一方がソース領域、他方がド
レイン領域である。
３５はｐ型のシリコン層で、バックゲート領域である。
３６はゲート酸化膜、３７はゲート電極、３８．３９は
ソース又はドレインの電極、４０は眉間分離のための５
ｉ０２膜である。
以上の構成において、動作例を簡単に説明すると、電極
３８にあるプラス電圧が印加され、ゲート電極３７にス
レッショルドレベル以上のプラス電圧を印加すると、ｐ
型シリコン層３５のゲート酸化膜３６との界面がｎ型反
転して電極３８からｎ十層３４を介し、ｎ型のチャネル
を経てｎ十層３３へ電流が流れる。またゲート電極３７
の電圧をスレッショルドレベル以下にすると、電流は流
れなくなる。以上はｎチャネルの例を説明したが、ｐチ
ャネルの場合も同様である。　　　′〔発明が解決しよ
うとする問題点〕 しかるに、このような従来の誘電体分離のパターン構造
では、ＣＭＯＳ等の集積回路を構成したとき、各シリコ
ン層が隣り合って長手方向に並びチップの面積が大きく
なる。そして各シリコン層の長手方向が隣り合うのでＭ
ＯＳのゲート長等の微細化が困難となってくる。又、０
Ｍ０３回路では同様の理由で入力配線が複雑になる。
本発明はこのような従来の問題点を解決するためになさ
れたもので、従来のものよりパターンを小さくでき、特
にゲート長の微細化を容易にし、かつ回路の電気的特性
等を改善できるＭＯＳ集積回路を提供することを目的と
する。
〔問題点を解決するための手段〕
この発明に係るＭＯＳ集積回路は、誘電体の上に３層の
半導体層を積み、かつ縦型にゲートを形成してＭＯＳト
ランジスタを構成するようにしたものである。
〔作用〕
この発明においては、誘電体分離のＭＯＳ集積回路にお
いて、多層の半導体を縦に積むことにより半導体素子を
形成したから、チップ面積が小さくなり、ゲート長等の
微細化したＭＯＳ集積回路が形成される。
〔実施例〕
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるＭＯＳ集積回路を示し
、第１図（ａ）はその断面図、第１図世）は平面図であ
る。第１図（ａ）、　（ｂ）において、１はＳｉの基板
、２は５ｔｏ２の酸化膜で、これは各トランジスタを分
離する誘電体となっている。３はソース電極、４はｎ生
型の５１層、５はｐ型のＳｉ層（バンクゲート領域）、
６はｎ生型のＳｉ層、７はドレイン電極、８はゲート酸
化膜、９はゲート電極である。１０はバックゲート電極
である。１１゜１２．１３．１４は各電極分離誘電体で
ある。
次に本装置の動作について説明する。ドレイン電極７に
正の電圧が印加されて、ソース電極３及びｐ型のＳｉ層
のバックゲート５がＣＮＤに接続されているとする。こ
のときゲート電極９にスレッショルド以上の正の電圧が
印加されると、ｐ型Ｓｉ層のバックゲート５のゲート酸
化膜８との界面がｎ型に反転しチャネルが形成されるの
で、ドレイン電極７からソース電極３及びバックゲート
５にドレイン電流が流れる。他方、ゲート電極９がスレ
ッショルド以下の電圧になると、ドレイン電流は流れな
くなる０以上のようにＭＯＳトランジスタの動作をする
ことができる。
第２図に本発明により０Ｍ０３回路を構成した場合の他
の実施例を示す、第１図の実施例の素子を２箇、ゲート
電極を背中合せに並べて入力電極２５とし、双方のゲー
ト酸化膜を各々ｎチャネルＭＯＳゲート２９．ｐチャネ
ルＭＯＳゲート３０とする。また各々の素子のドレイン
電極を接続し出力電極２６とし、一方の素子（ゲート３
０側）のソース電極と同じ素子のバンクゲート電極を接
続し電源端子２７とする。他方の素子（ゲート２９側）
のソース電極と同じ素子のバックゲート電極を接続しグ
ランド端子２８とする。その他については第１図と同様
である。
次に動作について説明する。
同図において、電源端子２７に正の電源電圧が印加され
、ｎチャネルＭＯＳゲート２９側のソースとバックゲー
トがグランド端子２８に接続されている場合について考
える。この時、入力電極２５にスレッショルド以上の正
の電圧が印加された場合は、ｐチャネルＭＯＳゲート３
０がオフ状態となり、ｎチャネルＭＯＳゲート２９がオ
ン状態となるので、出力電極２６の電位が０に近づく。
又、入力電極２５がスレッショルド電位以下になると、
ｐチャネルＭＯＳゲート３０がオン状態で、ｎチャネル
ＭＯＳゲート２９がオフ状態となるので、出力電極２６
は正の電位Ｖｏとなる。従ってＣＭＯＳのインバータ回
路の動作を行なうことができる。
なお上記実施例では、基板にＳｔを、その分離層に５ｉ
ｏ２を用いた場合について示したが、この基板及び分離
層は他の誘電体の材料を用いることもできる、又、上記
第２の実施例では本発明を０ＭＯ５に適用した場合の例
をあげたが、本発明はｐ　Ｍ　ＯＳ　、　　ｎ　Ｍ　Ｏ
Ｓにも適用できることは勿論である。また、本発明のパ
ターン構造と従来のＭＯ８回路を混合して用いることも
できる。さらに、基板のｓｉを電源、ＧＮＤ、入出力の
配線に用いることもできる。
〔発明の効果〕
以上のように、この発明に係るＭＯ３集積回路によれば
、誘電体の上に多層の半導体層を積み、縦型にゲートを
形成するようにしたので、パターンの微細化ができ、特
にゲート長を短かく制御できる。又、電気特性を改善で
きると共に、チップ面積を小さくできる等の効果がある
。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）は本発明の一実施例によるＭＯ
８集積回路のパターンの構造を示す断面図及び平面図、
第２図（ａ）及び山）は本発明の他の実施例によ一ン構
造を示す断面図及び平面図である。

Claims (1)

    【特許請求の範囲】
  1. （１）ソース、ドレイン、ゲートを有するＭＯＳトラン
    ジスタとそのＭＯＳトランジスタ間を分離する誘電体と
    で構成される誘電体分離のＭＯＳ集積回路において、基
    板上の誘電体の上方に縦に多層に積まれ、その第１、第
    ３番目の半導体層が、ソース、ドレイン（又はドレイン
    、ソース）、第２番目の半導体層がバックゲート領域と
    なっている３層の半導体層と、ゲート酸化膜を介して上
    記３層の半導体層に沿って縦型に形成されたゲート電極
    と、上記３層の半導体層を覆う誘電体層と上記３層の半
    導体層の各々に接続された電極とを備えたことを特徴と
    するＭＯＳ集積回路。
JP59266997A 1984-12-18 1984-12-18 Ｍｏｓ集積回路 Pending JPS61144875A (ja)

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