JPH08102501A

JPH08102501A - 半導体装置

Info

Publication number: JPH08102501A
Application number: JP6237895A
Authority: JP
Inventors: Yoji Morikawa; 陽二森川; Isamu Yunoki; 勇柚木
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-16

Abstract

(57)【要約】【構成】下部シリコン層１に、ｎ^＋拡散層のドレイン
１２、ソース１１、絶縁層２を介して形成されている上
部シリコン層３にｐ^＋拡散層のドレイン３２、ソース３
１が形成され、ソース１１に第１電極５、ドレイン１２
とドレイン３２が接続された第２電極６、及びソース３
１に第３電極７がそれぞれ配設され、上部シリコン層３
上に、ゲート絶縁層８１を介して唯一のゲート電極８が
配設されている相補型インバータの半導体装置。【効果】上下２つのＦＥＴを唯一のゲート８により制
御できるので、素子面積が少なくなり、集積度が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、シリコン半導体を用いた論理回路の半導体装置に関
する。

【０００２】

【従来の技術】論理回路の半導体装置は、一つの集積回
路として少なくとも２つのトランジスタによって構成さ
れ、あるトランジスタがオンのとき他のトランジスタが
オフとなるように２つもしくはそれ以上のトランジスタ
の特性を適宜合わせ込んで１つの半導体装置として形成
したものである。

【０００３】図１２は、基本的な論理回路の一つである
相補型インバータ（ＮＯＴ回路）の従来の半導体装置構
成の一例を示す断面図である。この装置は、ＳＯＩ(Sil
icon On Insulator)基板を用いたＣＭＯＳインバータ
で、ＳＯＩの一つのアイランドに一つの電界効果トラン
ジスタ（以下、単にトランジスタと称する）を形成し、
各トランジスタは互いに特性が異なるように、一方はｐ
チャネルノーマリオフ（エンハンスメント）トランジス
タ７１、他方はｎチャネルノーマリオフ（エンハンスメ
ント）トランジスタ７２としてあり、互いのゲート電極
７８および７９を配線により接続して入力端子ＩＮと
し、また互いのドレインを１つの電極７５により形成
（または配線により接続）して出力端子ＯＵＴとして、
入力ＩＮの電圧にしたがって、出力ＯＵＴの電圧が入力
電圧とは逆に変化するインバータ動作をさせるものであ
る。

【０００４】このＳＯＩ基板によるＣＭＯＳインバータ
の特徴は、２つのトランジスタがそれぞれＳＯＩの上部
シリコン層のアイランドに一つづつ形成されているため
に、互いのトランジスタ同士の干渉がなく、それぞれの
トランジスタがほぼ完全に独立して動作できる点であ
り、それぞれのトランジスタの閾値特性を合わせ込むこ
とで良好なインバータ動作を行わしめることができるも
ので、通常のバルク基板によるウェル（あるいはダブル
ウェル）構造によるＣＭＯＳインバータと比べてラッチ
アップ耐性が高く、また基板がらみの寄生容量が少ない
などの特性を有する。

【０００５】なお、図１２に示したインバータ装置の構
造は、ＳＯＩ基板１００の絶縁層１０２によって基板の
下部シリコン層１から絶縁された上部シリコン層を各ト
ランジスタ形成のために絶縁層９０によって、アイラン
ド７０を形成し、一方のアイランドの中に、ｐチャネル
トランジスタ７１を、他の一方のアイランドの中にｎチ
ャネルトランジスタ７２が形成されており、トランジス
タ７１と７２のそれぞれのゲート電極７８および７９が
配線により接続され、ドレインが一つの電極７５によっ
て形成されおり、ソース電極７６および７７がそれぞれ
独立に形成されたものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のＣＭＯＳインバータ装置にあっては、２つ
のトランジスタを並べて形成しているために、半導体装
置として大きな面積が必要となり、また、２つのトラン
ジスタを接続するために配線も長く、配線による寄生容
量がスイッチングスピードに大きな影響を及ぼしてい
る。特に、より高速で集積度が高く、小型の半導体装置
が要望されている現在においては、高速化、高集積化、
小型化に限界がある。

【０００７】また、２つのトランジスタの特性の合わせ
込みは、ｐチャネルトランジスタとｎチャネルトランジ
スタが共通のゲート電圧に対して、共に導通状態となる
ことのないように、それぞれ独立にゲート閾値電圧を調
整するためのイオン注入などを行う必要があり、２つの
トランジスタの特性の合わせ込みが難しいと言った問題
もある。

【０００８】そこで、本発明の目的は、素子集積度を向
上し、ゲート間配線などの配線をより少なくして、寄生
容量を低減し、かつ、微妙な特性の合わせ込みなどを不
要にした、論理回路として用いられる半導体装置を提供
することである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
の本発明は、絶縁層を介して上下に絶縁分離された下部
シリコン層と上部シリコン層とを有する基板に、該下部
シリコン層に形成された、第１の導電型のチャネルが形
成される電界効果トランジスタ（下部トランジスタ）
と、該上部シリコン層に形成された、前記第１の導電型
のチャネル部分の上に位置し、前記第１の導電型と異な
る第２の導電型のチャネルが形成される電界効果トラン
ジスタ（上部トランジスタ）と、前記下部トランジスタ
および前記上部トランジスタのそれぞれのチャネルを制
御するために、前記上部シリコン層上に、前記チャネル
が形成される部分の上に位置するように、ゲート絶縁層
を介して形成された唯一のゲート電極と、よりなること
を特徴とする半導体装置である。

【００１０】また、本発明の半導体装置は、前記下部ト
ランジスタと、前記上部トランジスタと、前記唯一のゲ
ート電極と、からなる構成を１単位の半導体装置構成と
して、前記絶縁層を介して上下に絶縁分離された下部シ
リコン層と上部シリコン層とを有する基板に、この１単
位の半導体装置構成が少なくとも２つ以上形成されてな
ることを特徴とする。

【００１１】また、本発明の半導体装置は、前記１単位
の半導体装置構成が２つ以上前記基板に形成される場合
には、隣り合う下部トランジスタ同士、また、隣り合う
上部トランジスタ同士において、一方のソースまたはド
レイン領域が他方のソースまたはドレイン領域と共通で
あることを特徴とする。

【００１２】また、本発明は、絶縁層を介して上下に絶
縁分離された下部シリコン層と上部シリコン層とを有す
る基板に、該下部シリコン層に形成された、第１の導電
型のチャネルが形成され、ソースおよびドレイン領域を
有する電界効果トランジスタ（下部トランジスタ）と、
該上部シリコン層に形成された、前記第１の導電型のチ
ャネル部分の上に位置し、前記第１の導電型と異なる第
２の導電型のチャネルが形成され、ソースおよびドレイ
ン領域とを有する電界効果トランジスタ（上部トランジ
スタ）と、前記下部トランジスタのソースまたはドレイ
ン領域のいずれか一方と電気的接続をとるための第１電
極と、前記下部トランジスタのソースまたはドレイン領
域のうち前記第１電極と電気的接続をとらなかった方お
よび上部トランジスタのソースまたはドレイン領域のい
ずれか一方同士を接続し、電気的接続をとるための第２
電極と、前記上部トランジスタのソースまたはドレイン
領域のうち前記第２電極と電気的接続をとらなかった方
と電気的接続をとるための第３電極と、前記下部トラン
ジスタおよび前記上部トランジスタのそれぞれのチャネ
ルを制御するために、前記上部シリコン層上に、前記チ
ャネルが形成される部分の上に位置するように、ゲート
絶縁層を介して形成された唯一のゲート電極と、よりな
ることを特徴とする半導体装置。

【００１３】また、本発明の半導体装置は、前記第１の
導電型のチャネルがｎ型であり、前記第２の導電型のチ
ャネルがｐ型であることを特徴とする。

【００１４】また、本発明の半導体装置は、前記第１の
導電型のチャネルがｐ型であり、前記第２の導電型のチ
ャネルがｎ型であることを特徴とする。

【００１５】また、本発明の半導体装置は、前記第１電
極に印加する電圧と同等の電圧を前記ゲート電極に印加
する場合に、前記上部トランジスタが導通状態であり、
かつ、前記下部トランジスタが遮断状態となることを特
徴とする。

【００１６】また、本発明の半導体装置は、前記第３電
極に印加する電圧と同等の電圧を前記ゲート電極に印加
する場合に、前記上部トランジスタが遮断状態であり、
かつ、前記下部トランジスタが導通状態となることを特
徴とする。

【００１７】また、本発明の半導体装置は、前記絶縁層
を介して上下に絶縁分離された下部シリコン層と上部シ
リコン層とを有する基板は、ＳＯＩ基板であることを特
徴とする。

【００１８】また、本発明の半導体装置は、前記ＳＯＩ
基板は、バルクシリコン基板中に、前記絶縁層として、
酸素イオン注入により埋め込み酸化膜を形成したＳＩＭ
ＯＸ基板であることを特徴とする。

【００１９】また、本発明の半導体装置は、前記ＳＩＭ
ＯＸ基板の導電型がｐ型であり、前記下部トランジスタ
および上部トランジスタの前記ゲート電極下のチャネル
が形成される部分として、前記ＳＩＭＯＸ基板の該ｐ型
の導電型をそのまま用いていることを特徴とする。

【００２０】また、本発明の半導体装置は、前記ＳＯＩ
基板は、バルクシリコン基板上に形成された絶縁層を介
してバルクシリコン基板を張り合わせた張り合わせＳＯ
Ｉ基板であることを特徴とする。

【００２１】また、本発明の半導体装置は、前記絶縁層
を介して上下に絶縁分離された下部シリコン層と上部シ
リコン層とを有する基板は、前記下部シリコン層がバル
クシリコン基板であり、前記上部シリコン層が多結晶シ
リコンよりなる基板であることを特徴とする。

【００２２】

【作用】上述のように構成された本発明は、絶縁層を介
して、上下に２つのトランジスタを設けたことで、この
絶縁層が上下のトランジスタを互いに干渉することなく
電気的に分離して、かつ、上下２つのトランジスタのチ
ャネルを異なる導電型とし、上部トランジスタの上にあ
る唯一のゲート電極によって上下２つのトランジスタの
チャネルを制御することとしたもので、下部トランジス
タに形成されるチャネルを第１の導電型とし、上部トラ
ンジスタに形成されるチャネルをこの第１の導電型と異
なる第２の導電型とすることにより、前記唯一のゲート
電極によって、上下のトランジスタを互いに相反する動
作、すなわち、一方のトランジスタがオン（またはオ
フ）のとき、他の一方のトランジスタがオフ（またはオ
ン）となる動作をさせるものであり、このように互いに
相反する動作を行う２つのトランジスタを上下に構成し
たことで、従来のほぼ１つ分のトランジスタ素子面積に
よって、２つのトランジスタで構成された相補型の動作
を行う半導体装置である。

【００２３】また、本発明の半導体装置は、上記のよう
に２つのトランジスタに対してゲート電極は１つであ
り、従来に比べてゲート電極を減し電極間の配線をかな
り省略でき、配線寄生容量を低減し、スイッチングスピ
ードが向上する。

【００２４】また、本発明の半導体装置は、上記のよう
に、上下２つのトランジスタが互いに相反する動作を１
つのゲート電極によって行うものであるため、この上下
２つのトランジスタを１単位として構成し、この１単位
分の構成を２つ以上複数設けることで、論理回路として
動作する半導体装置となる。例えば、１単位分の構成が
２つで、ＮＡＮＤ回路やＮＯＲ回路の半導体装置とな
る。

【００２５】また、このように１単位分の構成が２つ以
上形成される場合には、上部トランジスタの互いに隣接
するトランジスタ同士の一方のソースまたはドレイン領
域を他方のソースまたはドレイン領域と共通とし、同時
に、下部トランジスタにおいても互いに隣接するトラン
ジスタ同士の一方のソースまたはドレイン領域を他方の
ソースまたはドレイン領域と共通とすることによって、
その配線が省略できるので、寄生容量を低下させスイッ
チングスピードが向上する。

【００２６】また、本発明は、絶縁層を介して、上下に
２つのトランジスタを設けたことで、この絶縁層が上下
のトランジスタを互いに干渉することなく電気的に分離
して、かつ、上下２つのトランジスタのチャネルを異な
る導電型とし、上部トランジスタの上にある唯一のゲー
ト電極によって上下２つのトランジスタのチャネルを制
御することとしたもので、このゲート電極が入力端子と
なり、上下２つのトランジスタのそれぞれのソースまた
はドレインのいずれか同士を接続した第２電極が出力端
子となり、その動作は、入力端子、すなわちゲート電極
に印加する電圧によって、出力端子に出る信号電圧が、
第１電極に印加された信号か、第３電極に印加された信
号かに切り替わるもので、インバータとしての動作、す
なわち論理回路としての基本回路のひとつであるＮＯＴ
回路の半導体装置となる。

【００２７】本発明の半導体装置においては、例えば、
上部トランジスタのチャネルをｐ型（以下、ｐチャネル
と称する）、下部トランジスタのチャネルをｎ型（以
下、ｎチャネルと称する）とするか、また逆に、上部ト
ランジスタをｎチャネル、下部トランジスタをｐチャネ
ルとすることで、上下にあるｎまたはｐ型のチャネルに
対し、その上の１つのゲート電極によって、逆転した動
作、すなわち、ｎチャネルにキャリアである電子が在る
オン状態のときにｐチャネル側のホールが排除されてオ
フ状態となり、ｎチャネルがオフ状態のときにｐチャネ
ルがオンとなる動作をさせるものである。

【００２８】また、本発明のＮＯＴ回路の半導体装置で
は、上部トランジスタのチャネルをｐチャネルとし、下
部トランジスタのチャネルをｎチャネルとして、第３電
極の電圧が第１電極の電圧よりも高い場合、ゲート電極
に第１電極と同程度の電圧を印加したとき、上部トラン
ジスタが導通状態（オン）で、下部トランジスタが遮断
状態（オフ）となるような特性とすることで、下部トラ
ンジスタとゲート電極との間に、上部トランジスタのチ
ャネルが導電層としてゲート電極からの電気力線をシー
ルドする役目をするために、上部トランジスタが導通状
態の間は、多少ゲート電圧が変動しても、下部トランジ
スタはゲート電極の影響を受けずに遮断状態を保てる。

【００２９】そして、ゲート電極の電圧を第１電極の電
圧から、第３電極の電圧と同程度となるまで上げて行く
と、上部のｐチャネルは空乏化して遮断状態となり、ゲ
ート電極からの電気力線が下部チャネルに届くようにな
って、下部に電子を誘起し、ｎチャネルが形成されて下
部トランジスタが導通状態となる。

【００３０】また逆に、上部トランジスタのチャネルを
ｎチャネルとし、下部トランジスタのチャネルをｐチャ
ネルとして、第３電極の電圧が第１電極の電圧よりも低
い場合、ゲート電極に第１電極と同程度の電圧を印加し
たとき、上部トランジスタが導通状態（オン）で、下部
トランジスタが遮断状態（オフ）となるような特性とす
ることで、下部トランジスタとゲート電極との間に、上
部トランジスタのチャネルが導電層としてゲート電極か
らの電気力線をシールドする役目をするために、上部ト
ランジスタが導通状態の間は、多少ゲート電圧が変動し
ても、下部トランジスタはゲート電極の影響を受けずに
遮断状態を保てる。

【００３１】そして、ゲート電極の電圧を第１電極の電
圧から、第３電極の電圧と同程度となるまで下げて行く
と、上部のｎチャネルは空乏化して遮断状態となり、ゲ
ート電極からの電気力線が下部チャネルに届くようにな
って、下部にホールを誘起し、ｐチャネルが形成されて
下部トランジスタが導通状態となる。

【００３２】このように、本発明の半導体装置では、上
部チャネルが導通状態のとき、ゲート電極の影響が下部
チャネルに及ぶのがシールドされるため、下部チャネル
の遮断状態が維持され、また、上部チャネルを空乏化し
てからでないと下部チャネルにゲート電極の影響を及ぼ
して、下部チャネルを導通状態にできない機構にするこ
とができる。これにより、それぞれのチャネルを個別に
閾値調整するためのイオン注入を不要にすることが可能
である。

【００３３】本発明の半導体装置は、絶縁層を介して上
部シリコン層と下部シリコン層を有することから、シリ
コン基板によるＳＯＩ基板が好適に用いることができ、
例えば、酸素イオン注入によって、埋め込み酸化膜を形
成したＳＩＭＯＸ基板、シリコン酸化膜を介してシリコ
ン基板同士を張り合わせた張り合わせ基板などが好適で
ある。また、シリコン基板上にシリコン酸化膜を形成し
た後、このシリコン酸化膜上に多結晶シリコン（ポリシ
リコン）を形成して上部シリコン層としたものであって
もよい。

【００３４】特に、ＳＩＭＯＸ基板にあっては、使用す
るシリコン基板として所望の不純物濃度のｐ型の基板を
用いれば、上下の各トランジスタの形成の際に、チャネ
ルが形成される部分の不純物濃度調整工程が不要とな
り、そのまま基板の不純物濃度と導電型を上下の各トラ
ンジスタのチャネル形成領域として使用することが可能
である。

【００３５】

【実施例】以下、本発明を適用した実施例について説明
する。なお、同一機能の部材に付いては同一の付号を付
した。

【００３６】実施例１図１は本発明を適用した一実施例であるインバータ装置
の断面図である。

【００３７】このインバータ装置は、ｐ型の下部シリコ
ン層１に、ドレイン１２およびソース１１となるｎ^＋拡
散層が不純物ピーク濃度１×１０²⁰個／ｃｍ³で形成さ
れており、下部シリコン層１上の絶縁層２を介して形成
されている上部シリコン層３にドレイン３２およびソー
ス３１となるｐ^＋拡散層が不純物ピーク濃度１×１０²⁰
個／ｃｍ³で形成されている。そして、下部シリコン層
１に形成されているソース１１に第１電極５が上部シリ
コン層３とは層間絶縁膜５１によって絶縁されて配設さ
れ、下部シリコン層１のドレイン１２と上部シリコン層
３のドレイン３２が接続されるように第２電極６が配設
され、上部シリコン層３のソース３１に第３電極７が配
設され、上部シリコン層３上に、ゲート絶縁層８１を介
して唯一のゲート電極８が配設されている。ゲート電極
８下のチャネルが形成される部分は上部、下部共にｐ型
の不純物濃度１×１０¹⁷個／ｃｍ³である。

【００３８】このインバータ装置は、第１電極５、第２
電極６およびゲート電極８により下部電界効果トランジ
スタが構成され、第３電極７、第２電極６およびゲート
電極８により上部電界効果トランジスタが構成されて、
第２電極によって上部と下部のトランジスタが接続され
て、唯一のゲート電極８によって上下２つのトランジス
タが制御される。

【００３９】下部トランジスタは、ゲート電極８下に形
成されるチャネル１０が、電子をキャリアとするｎチャ
ネルであり、ソース１１に対してゲート電圧が同等かそ
れより低いときにはオフで、ゲート電圧を上げるとオン
となる。例えば、ソース電圧を０Ｖ（例えばアース）と
したときにゲート電圧を印加しない状態（０Ｖ）のとき
にオフである、いわゆるｎチャネルノーマリオフ（エン
ハンスメント）タイプとなっている。

【００４０】上部トランジスタは、ゲート電極８下に形
成されるチャネル３０が、ホールをキャリアとするｐチ
ャネルであり、ソース３１に対してゲート電圧が低いと
きにオンとなるタイプのもので、電圧を上げることによ
ってオフとなる。例えば、ソース電圧１．２Ｖのとき
に、ゲート電圧を０Ｖとするとオンとなっていて、ゲー
ト電圧を上げてゆくとオフとなる、いわゆるｐチャネル
ノーマリオフ（エンハンスメント）タイプとなってい
る。

【００４１】この上下二つのトランジスタからなるイン
バータ装置の動作は、本実施例において各部の電圧を、
第１電極５をＶSSアース（０Ｖ）、第３電極７にＶDD
１．２Ｖを印加した場合（基板電圧は無しまたはアース
である）には、入力端子となるゲート電極８の電圧が０
Ｖのとき、すなわち、下部トランジスタにおいては第１
電極と接続されているソース１１とゲート電圧が同等の
状態であり、上部トランジスタにおいては第３電極に接
続されているソース３１よりゲート電圧が低い状態であ
る。このときに、下部トランジスタがオフ、上部トラン
ジスタがオンとなっており、出力端子である第２電極６
には、第３電極７に印加した電圧１．２Ｖが出力されて
いる。そして、ゲート電圧を徐々に上げてゆくと、上部
のｐチャネル３０が遮断状態となって、下部のｎチャネ
ル１０が導通状態となる。

【００４２】このとき、下部のｎチャネル１０がオンと
なるためには、ゲート電圧が０Ｖのとき上部のｐチャネ
ルがオンの状態ではｐチャネルが導電層としてゲート電
極８からの電気力線をシールドしているので、この上部
ｐチャネルがオフとなるまでは、下部のｎチャネルはオ
ンとなることができない。したがって、ゲート電圧が上
がり上部のｐチャネルがオフとなり、空乏化することに
よって、始めて下部のｎチャネルに電子が誘起されオン
となるので、上部のｐチャネル３０と下部のｎチャネル
１０が同時に導通状態となるようなことがなく、従来の
ＣＭＯＳインバータのように、２つのトランジスタのチ
ャネルの閾値調整が不要となる。

【００４３】図２は、本実施例におけるインバータ装置
の特性を調べるために行ったシミュレーション結果であ
る。このシミュレーションは、本実施例によるインバー
タ装置において、ゲート長（図中Ｌｇ）を０．５μｍと
１μｍまた絶縁層２の厚さ（図中ｂｏｘ）を８０ｎｍと
９０ｎｍとして、上記のように、第１電極５をアース、
第３電極７にＶDD１．２Ｖを印加し、ゲート電圧を０〜
１．２Ｖまで変化させたときの出力である第２電極６の
電圧を見たものである。

【００４４】図に示す通り、各条件において、ゲート電
圧が０Ｖのとき、出力端子ＯＵＴに１．２Ｖが出力さ
れ、ゲート電圧を上げるにしたがって、出力端子ＯＵＴ
の電圧が０Ｖとなる優れたインバータとしての特性を示
すことがわかる。

【００４５】次に、本実施例のインバータ装置の製作に
付いてその一例を説明する。本実施例１のインバータ装
置は、バルクシリコン基板の内部に埋め込み酸化膜を形
成したＳＯＩ基板を用いて製作されたもので、このＳＯ
Ｉ基板としては、酸素注入によるＳＩＭＯＸ基板や、酸
化膜を介してシリコン基板同士を張り合わせた後、上部
シリコン層側のシリコン基板を適当な厚さにラッピング
またはエッチングした張り合わせ基板などを用いること
ができる。

【００４６】本実施例では、上記ＳＯＩ基板として、ｐ
型で不純物濃度１×１０¹⁷個／ｃｍ³のＳＩＭＯＸ基板
を用いており、本発明を適用したことにより、上下の各
トランジスタのチャネル部分の不純物濃度の調整が不要
となっている。このＳＩＭＯＸ基板は、埋め込み酸化膜
（絶縁層２）の厚さが８０〜９０ｎｍ、上部シリコン層
３の厚さが５０ｎｍである。

【００４７】本実施例のインバータ装置の製作は、この
基板に、通常のＬＳＩ製造工程同様に、ＬＯＣＯＳ法に
よる素子分離のためのフィールド酸化膜８０を形成した
後、素子部分の形成を行う。素子部分は、まず、ゲート
酸化膜８１を１０〜２０ｎｍ程度上部シリコン層３上に
形成後、ゲート電極８をポリシリコンにより形成し、下
部トランジスタのドレインおよびソースとなるｎ^＋拡散
層をリンのイオン注入により形成後、上部トランジスタ
のドレインおよびソースとなるｐ^＋拡散層をホウ素のイ
オン注入により形成する。このとき上下各トランジスタ
のドレイン／ソースは、ゲートセルフアラインによって
位置決めされる。

【００４８】そして、第１電極および第２電極部分の上
部シリコン層および埋め込み酸化膜２をフォトリソグラ
フィーおよびエッチングによって除去して各電極のコン
タクト孔を開口し、一旦この開口部分を含む表面上に酸
化膜を形成し、フォトリソグラフィーおよびエッチング
によって、第１電極５がコンタクトする下部シリコン層
表面の一部と、第３電極がコンタクトする上部シリコン
層の一部、および第２電極６が形成されるすべての部分
の酸化膜を除去して、第１、第２および第３電極となる
アルミニウム（ＡｌにＳｉおよびＣｕなどが含有してい
る）をスパッタ蒸着して、各電極を形成する。その後必
要によりパシベーション膜（図示せず）などの形成が行
われて完成する。

【００４９】なお、本実施例１は、ＳＯＩ基板としてＳ
ＩＭＯＸ基板の他に張り合わせ基板を用いてもよく、ま
た、バルクシリコン基板上に、酸化膜形成後、この酸化
膜上にポリシリコンを形成して上部シリコン層とし、上
記のように、上下各トランジスタを形成することによっ
ても実施することができる。

【００５０】実施例２図３は本発明を適用した他の一実施例であるインバータ
装置の断面図である。

【００５１】このインバータ装置は、ｎ型の下部シリコ
ン層１に、ドレイン１２およびソース１１となるｐ^＋拡
散層が不純物ピーク濃度３×１０²⁰個／ｃｍ³で形成さ
れており、下部シリコン層１上の絶縁層２を介して形成
されている上部シリコン層３にドレイン３２およびソー
ス３１となるｎ^＋拡散層が不純物ピーク濃度３×１０²⁰
個／ｃｍ³で形成されている。そして、下部シリコン層
１に形成されているソース１１に第１電極５が上部シリ
コン層３とは層間絶縁膜５１によって絶縁されて配設さ
れ、下部シリコン層１のドレイン１２と上部シリコン層
３のドレイン３２が接続されるように第２電極６が配設
され、上部シリコン層３のソース３１に第３電極７が配
設され、上部シリコン層３上に、ゲート絶縁層８１を介
して唯一のゲート電極８が配設されている。ゲート電極
８下のチャネル部分は上部はｐ型で不純物濃度１×１０
¹⁸個／ｃｍ³であり、下部はｎ型で、７×１０¹⁹個／ｃ
ｍ³である。

【００５２】このインバータ装置は、前記実施例１同様
に、第１電極５、第２電極６およびゲート電極８により
下部電界効果トランジスタが構成され、第３電極７、第
２電極６およびゲート電極８により上部電界効果トラン
ジスタが構成されて、第２電極６によって上部と下部の
トランジスタが接続されて、唯一のゲート電極８によっ
て上下２つのトランジスタが制御される。

【００５３】下部トランジスタは、ゲート電極８下に形
成されるチャネル１０が、ホールをキャリアとするｐチ
ャネルであり、ソース１１に対してゲート電圧が低いと
きにオンとなるタイプのもので、電圧を上げることによ
ってオフとなる。例えば、ソース電圧４Ｖのときに、ゲ
ート電圧を０Ｖとするとオンとなっていて、ゲート電圧
を上げてゆくとオフとなる、いわゆるｐチャネルノーマ
リオフ（エンハンスメント）タイプとなっている。

【００５４】上部トランジスタは、ゲート電極８下に形
成されるチャネル３０が、電子をキャリアとするｎチャ
ネルであり、ソース３１に対してゲート電圧が同等かそ
れより低いときにはオフで、ゲート電圧を上げるとオン
となる。例えば、ソース電圧を０Ｖ（例えばアース）と
したときにゲート電圧を印加しない状態（０Ｖ）のとき
にオフである、いわゆるｎチャネルノーマリオフ（エン
ハンスメント）タイプとなっている。

【００５５】この上下二つのトランジスタからなるイン
バータ装置の動作は、本実施例２において各部の電圧
を、第３電極７をＶSSアース（０Ｖ）、第１電極５にＶ
DD４Ｖを印加した状態で、入力端子ＩＮとなるゲート電
極８の電圧を、まず、０Ｖのとき、すなわち、下部トラ
ンジスタにおいてはソース１１よりゲート電圧が低い状
態であり、上部トランジスタにおいてはソース３１とゲ
ート電圧が同等の状態であるときに、下部トランジスタ
がオン、上部トランジスタがオフとなっており、出力端
子ＯＵＴである第２電極６には、第１電極５に印加した
電圧４Ｖが出力されている。そして、ゲート電圧を徐々
に上げてゆくと、下部のｐチャネル１０が遮断状態とな
って、上部のｎチャネル３０が導通状態となる。

【００５６】このとき、始めのゲート電圧が０Ｖの状態
では上部のｎチャネル部分が空乏化しており下部のｐチ
ャネルにゲート電極８の電圧が作用しているが、ゲート
電圧を上げて行くと、上部のｎチャネルが導通して導電
層が形成されると、その下のｐチャネルはこの導電層に
よってゲート電極からの電気力線がシールドされてしま
い、ゲート電極が影響しなくなるのでオフとなってい
る。このため、上部ｎチャネルと下部ｐチャネルが同時
に導通状態となるようなことがない。

【００５７】図４は、本実施例におけるインバータ装置
の特性を調べるために行ったシミュレーション結果であ
る。このシミュレーションは、本実施例によるインバー
タ装置において、ゲート長（図中Ｌｇ）を０．５μｍ、
絶縁層２の厚さ（図中ｂｏｘ）を３０ｎｍとして、上記
のように、第３電極７をアース、第１電極５にＶDD４Ｖ
および基板電圧を４Ｖ印加し、ゲート電圧を０〜４Ｖま
で変化させたときの出力である第２電極６の電圧を見た
ものである。

【００５８】図に示す通り、ゲート電圧が０Ｖのとき、
出力に４Ｖが出力され、ゲート電圧を上げるにしたがっ
て、出力の電圧が０Ｖとなる優れたインバータとしての
特性を示すことがわかる。

【００５９】次に、本実施例２のインバータ装置の製作
に付いてその一例を説明する。本実施例２のインバータ
装置は、実施例１同様にバルクシリコン基板の内部に埋
め込み酸化膜を形成したＳＯＩ基板を用いて製作された
もので、このＳＯＩ基板としては、酸素注入によるＳＩ
ＭＯＸ基板や、酸化膜を介してシリコン基板同士を張り
合わせた後、上部シリコン層側のシリコン基板を適当な
厚さにラッピングおよびエッチングした張り合わせ基板
などを用いることができる。

【００６０】本実施例では、上記ＳＯＩ基板にｎ型で不
純物濃度７×１０¹⁹個／ｃｍ³のもを用いておいる。な
お、本実施例においては、張り合わせによるＳＯＩ基板
を用いており、内部の絶縁層２の厚さが３０ｎｍ、上部
シリコン層３の厚さが５０ｎｍである。

【００６１】本実施例２のインバータ装置の製作は、こ
の基板に、通常のＬＳＩ製造工程同様に、ＬＯＣＯＳ法
による素子分離のためのフィールド酸化膜８０を形成し
た後、素子部分の形成を行う。素子部分は、まず、上部
シリコン層３部分に、ゲート電極下のチャネルとなる領
域にホウ素のイオン注入によって不純物濃度１×１０×
¹⁸個／ｃｍ³のｐ型層を形成し、ゲート酸化膜８１を２
０ｎｍ程度形成後、ゲート電極８をポリシリコンにより
形成し、下部トランジスタのドレインおよびソースとな
るｐ^＋拡散層をホウ素のイオン注入により形成後、上部
トランジスタのドレインおよびソースとなるｎ^＋拡散層
をリンのイオン注入により形成する。このとき上下各ト
ランジスタのドレイン／ソースは、ゲートセルフアライ
ンによって位置決めされる。

【００６２】そして、第１電極および第２電極部分の上
部シリコン層および内部酸化膜２をフォトリソグラフィ
ーおよびエッチングによって除去して各電極のコンタク
ト孔を開口して、一旦この開口部分に酸化膜を形成し、
フォトリソグラフィーおよびエッチングによって、第１
電極５がコンタクトする下部シリコン層表面の一部と、
第３電極がコンタクトする上部シリコン層の一部、およ
び第２電極６が形成されるすべての部分の酸化膜を除去
して、第１、第２および第３電極となるアルミニウム
（ＡｌにＳｉおよびＣｕなどが含有している）をスパッ
タ蒸着して、各電極を形成する。その後必要によりパシ
ベーション膜（図示せず）などの形成が行われて完成す
る。

【００６３】なお、本実施例２においても、ＳＯＩ基板
として張り合わせ基板以外に、ＳＩＭＯＸ基板を用いる
ことができ、また、バルクシリコン基板上に、酸化膜形
成後、この酸化膜上にポリシリコンを形成して上部シリ
コン層とし、上記のように、上下各トランジスタを形成
することによっても実施することができる。

【００６４】実施例３図５は本発明を適用した他の一実施例であるＮＡＮＤ回
路となる半導体装置の断面図である。

【００６５】この半導体装置は、下部シリコン層１に形
成された下部トランジスタと、絶縁層２を介して上部シ
リコン層３に形成された上部トランジスタとを１単位と
して（図中点線で示す部分）、隣り合うように２単位分
（合わせて４個）のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ
４が形成されてＮＡＮＤ回路が構成されているものであ
る。

【００６６】下部シリコン層１には、下部シリコン層１
にある２つのトランジスタＱ１およびＱ２に共通のドレ
イン１２および独立したソース１１ａ及び１１ｂとなる
ｎ^＋拡散層が不純物ピーク濃度１×１０²⁰個／ｃｍ³で
形成されており、下部シリコン層１上の絶縁層２を介し
て形成されている上部シリコン層３には、上部シリコン
層３にある２つのトランジスタＱ３およびＱ４に共通の
ドレイン３２および独立したソース３１ａ及び３１ｂと
なるｐ^＋拡散層が不純物ピーク濃度１×１０²⁰個／ｃｍ
³で形成されている。

【００６７】下部シリコン層１に形成されているソース
１１ａおよび１１ｂにはそれぞれ下部ソース電極５ａお
よび５ｂが上部シリコン層３とは層間絶縁膜５１によっ
て絶縁されて配設され、下部シリコン層１のドレイン１
２には電極は接続されていない。上部シリコン層３のソ
ース３１ａおよび３１ｂにそれぞれ上部ソース電極７ａ
および７ｂが配設され、２つの上部トランジスタＱ３お
よびＱ４の共通ドレイン３２にドレイン電極６が配設さ
れている。そして、上部シリコン層３上に、ゲート絶縁
層８１を介して上下のトランジスタ１単位に対して１つ
のゲート電極が配設されている。すなわち、下部トラン
ジスタＱ１と上部トランジスタＱ４のチャネルを制御す
るゲート電極８ａと、下部トランジスタＱ２と上部トラ
ンジスタＱ３のチャネルを制御するゲート電極８ｂであ
る。ゲート電極８ａ、８ｂ下のチャネルは、下部トラン
ジスタＱ１、Ｑ２ではｎチャネル、上部トランジスタで
はｐチャネルが形成される。ゲート電極８ａおよび８ｂ
下のチャネルが形成される部分は上部、下部共にｐ型の
不純物濃度１×１０¹⁷個／ｃｍ³である。

【００６８】この半導体装置は、下部ソース電極５ｂと
上部の共通ドレイン電極６が配線により接続されてＮＡ
ＮＤ回路の出力端子ＯＵＴとなり、ゲート電極８ａが入
力端子Ａ、ゲート電極８ｂが入力端子Ｂとなっている。
図６に、ＮＡＮＤ回路であるこの装置の等価回路図を示
す。

【００６９】この装置の動作は、１単位の装置構成（点
線の枠内）としては、前述の実施例１と基本的に同様の
動作をするもので、トランジスタＱ１、Ｑ４は、上部ソ
ース電極７ａに高電圧ＶDDを印加し、下部ソース電極５
ａを低電圧ＶSSとしたときに、ゲート電極８ａに印加す
る電圧が低電圧であるとき、上部トランジスタＱ４がオ
ン、下部トランジスタＱ１がオフとなり、ゲート電圧を
上げると上部トランジスタＱ４がオフ、下部トランジス
タＱ１がオンとなる。なお、トランジスタＱ２、Ｑ３に
付いてもまったく同じである。

【００７０】また、その動作特性についても実施例１と
同じであり、ゲート電圧が低電圧で、上部トランジスタ
Ｑ３、Ｑ４がオンのときには、そのｐチャネルは導電層
となって、ゲート電極８ａおよび８ｂの電気力線をシー
ルドし、下のｎチャネルに影響せず、多少の電圧変動が
あってもｎチャネルはオンとならない。ゲート電圧を上
げて行くと、上部トランジスタＱ３、Ｑ４がオフとな
り、上のｐチャネルが遮断状態となって始めて下のｎチ
ャネルが導通状態となるものである。

【００７１】ＮＡＮＤ回路としては、下部ソース電極５
ａをＶSSアース（０Ｖ）とし、上部ソース電極７ａおよ
び７ｂに高電圧としてＶDD１．２Ｖを印加した場合、入
力端子ＡおよびＢに印加する電圧によって、出力端子Ｏ
ＵＴの電圧が０Ｖまたは１．２Ｖとなる。なお、上部ソ
ース電極７ａおよび７ｂは配線により接続されていても
良い。

【００７２】図７にＮＡＮＤ回路の真理値表を示す。こ
の表で０は０Ｖのとき、１は１．２Ｖを表す。まず、入
力ＡおよびＢ共に０のとき、すなわち、ゲート電極８ａ
および８ｂ共に０Ｖ（ＶSSと同じ電圧）のとき、上部ト
ランジスタＱ３、Ｑ４が共にオン、下部トランジスタＱ
１、Ｑ２が共にオフとなり、出力端子ＯＵＴには１．２
Ｖが出力されるので、真理値が１となる。

【００７３】入力Ａが０、Ｂが１のとき、すなわち、ゲ
ート電極８ａに０Ｖ（ＶSSと同じ電圧）、ゲート電極８
ｂに１．２Ｖ（ＶDDと同じ電圧）のとき、上部トランジ
スタＱ３がオフ、Ｑ４がオン、下部トランジスタＱ１が
オフ、Ｑ２がオンとなって、上部ソース電極７ａ側のＶ
DDが出力端子ＯＵＴにでることとなり、１．２Ｖが出力
されるので、真理値が１となる。なお、下部トランジス
タＱ２がオンとなってもＱ１がオフのため出力端子ＯＵ
Ｔに０Ｖは出力されない。

【００７４】逆に、入力Ａが１、Ｂが０のとき、すなわ
ち、ゲート電極８ａに１．２Ｖ（ＶDDと同じ電圧）、ゲ
ート電極８ｂに０Ｖ（ＶSSと同じ電圧）のとき、上部ト
ランジスタＱ３がオン、Ｑ４がオフ、下部トランジスタ
Ｑ１がオン、Ｑ２がオフとなって、上部ソース電極７ｂ
側のＶDDが出力端子ＯＵＴにでることとなり、１．２Ｖ
が出力されるので、真理値が１となる。なお、下部トラ
ンジスタＱ１がオンとなってもＱ２がオフのため出力端
子ＯＵＴに０Ｖは出力されない。

【００７５】入力ＡおよびＢ共に１のとき、すなわち、
ゲート電極８ａおよび８ｂ共に１．２Ｖ（ＶDDと同じ電
圧）のとき、上部トランジスタＱ３、Ｑ４が共にオフ、
下部トランジスタＱ１、Ｑ２が共にオンとなり、出力端
子ＯＵＴには０Ｖが出力されるので、真理値が０とな
る。

【００７６】以上のように本実施例３の半導体装置はＮ
ＡＮＤ回路としての優れた動作を行わしめることができ
る。

【００７７】なお、本実施例３の半導体装置の製作に付
いては、前記実施例１と同様であり、ただ、実施例１の
ドレイン電極のごとく上下のドレインを共通に接続した
電極はなく、また、上部、下部それぞれ独立にソース電
極５ａ、５ｂ、７ａ、７ｂを設け、配線パターンによっ
て下部ソース電極５ｂと上部のドレイン電極６を接続し
たものである。

【００７８】用いた基板についても実施例１同様に、バ
ルクシリコン基板の内部に埋め込み酸化膜を形成したＳ
ＯＩ基板を用いて製作されたもので、このＳＯＩ基板と
しては、酸素注入によるＳＩＭＯＸ基板や、酸化膜を介
してシリコン基板同士を張り合わせた後、上部シリコン
層側のシリコン基板を適当な厚さにラッピングおよびエ
ッチングした張り合わせ基板などを用いることができ
る。

【００７９】本実施例３では、実施例１同様に上記ＳＯ
Ｉ基板として、ｐ型で不純物濃度１×１０¹⁷個／ｃｍ³
のＳＩＭＯＸ基板を用いており、本発明を適用したこと
により、上下の各トランジスタのチャネル部分の不純物
濃度の調整が不要となっている。このＳＩＭＯＸ基板
は、埋め込み酸化膜（絶縁層２）の厚さが８０〜９０ｎ
ｍ、上部シリコン層３の厚さが５０ｎｍである。

【００８０】実施例４図８は本発明を適用した他の一実施例であるＮＯＲ回路
となる半導体装置の断面図である。

【００８１】この半導体装置は、下部シリコン層１に形
成された下部トランジスタと、絶縁層２を介して上部シ
リコン層３に形成された上部トランジスタとを１単位と
して（図中点線で示す部分）、隣り合うように２単位分
（合わせて４個）のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ
４が形成されてＮＯＲ回路が構成されているものであ
る。

【００８２】下部シリコン層１には、下部シリコン層１
にある２つのトランジスタＱ１およびＱ２に共通のソー
ス１１ａおよび独立したソース１１ｂとドレイン１２と
なるｎ^＋拡散層が不純物ピーク濃度１×１０²⁰個／ｃｍ
³で形成されており、下部シリコン層１上の絶縁層２を
介して形成されている上部シリコン層３には、上部シリ
コン層３にある２つのトランジスタＱ３およびＱ４に共
通のソース３１ａおよび独立したソース３１ｂとドレイ
ン３２となるｐ^＋拡散層が不純物ピーク濃度１×１０²⁰
個／ｃｍ³で形成されている。

【００８３】下部シリコン層１に形成されているソース
１１ａおよび１１ｂにはそれぞれ下部ソース電極５ａお
よび５ｂが上部シリコン層３とは層間絶縁膜５１によっ
て絶縁されて配設されている。なお、電極５ａについて
は、図９ａおよびｂに示すように、上部シリコン層３と
離れるようにソース領域１１ａを形成して、コンタクト
孔を開口して電極５ａが形成されている。上部シリコン
層３のソース３１ｂに上部ソース電極７が配設され、ソ
ース３１ａには電極はない。また、上部のドレイン３２
と下部のドレイン１２がドレイン電極６によって接続さ
れ、下部ソース電極５ｂが配線により接続されている。
そして、上部シリコン層３上に、ゲート絶縁層８１を介
して上下のトランジスタ１単位に対して１つのゲート電
極が配設されている。すなわち、下部トランジスタＱ１
と上部トランジスタＱ４のチャネルを制御するゲート電
極８ｂと、下部トランジスタＱ２と上部トランジスタＱ
３のチャネルを制御するゲート電極８ａである。ゲート
電極８ａ、８ｂ下のチャネルは、下部トランジスタＱ
１、Ｑ２ではｎチャネル、上部トランジスタではｐチャ
ネルが形成される。ゲート電極８下のチャネルが形成さ
れる部分は上部、下部共にｐ型の不純物濃度１×１０¹⁷
個／ｃｍ³である。

【００８４】この半導体装置は、ドレイン電極６と下部
ソース電極５ｂが接続されてＮＯＲ回路の出力端子ＯＵ
Ｔとなり、ゲート電極８ａが入力端子Ａ、ゲート電極８
ｂが入力端子Ｂとなっている。図１０に、ＮＯＲ回路で
あるこの装置の等価回路図を示す。

【００８５】この装置の動作は、１単位の装置構成とし
ては、前述の実施例１と基本的に同様の動作をするもの
で、トランジスタＱ１、Ｑ４は、上部ソース電極７に高
電圧ＶDDを印加し、下部ソース電極５ａを低電圧ＶSSと
したときに、ゲート電極８ｂに印加する電圧が低電圧で
あるとき、上部トランジスタＱ４オン、下部トランジス
タＱ１がオフとなり、ゲート電圧を上げると上部トラン
ジスタＱ４がオフ、下部トランジスタＱ１がオンとな
る。なお、トランジスタＱ２、Ｑ３に付いてもまったく
同じである。また、その動作特性についても実施例１と
同じであり、ゲート電圧が低電圧で、上部トランジスタ
Ｑ３、Ｑ４がオンのときには、そのｐチャネルは導電層
となって、ゲート電極８ａおよび８ｂの電気力線をシー
ルドし、下のｎチャネルに影響せず、多少の電圧変動が
あってもｎチャネルはオンとならない。ゲート電圧を上
げて行くと、上部トランジスタＱ３、Ｑ４がオフとな
り、上のｐチャネルが遮断状態となって始めて下のｎチ
ャネルが導通状態となるものである。

【００８６】ＮＯＲ回路としては、下部ソース電極５ａ
をＶSSアース（０Ｖ）とし、上部ソース電極７に高電圧
としてＶDD１．２Ｖを印加した場合、入力端子Ａおよび
Ｂに印加する電圧によって、出力端子ＯＵＴの電圧が０
Ｖまたは１．２Ｖとなる。図１１にＮＯＲ回路の真理値
表を示す。この表で０は０Ｖのとき、１は１．２Ｖを表
す。

【００８７】まず、入力ＡおよびＢ共に０のとき、すな
わち、ゲート電極８ａおよび８ｂ共に０Ｖ（ＶSSと同じ
電圧）のとき、上部トランジスタＱ３、Ｑ４が共にオ
ン、下部トランジスタＱ１、Ｑ２が共にオフとなり、出
力端子ＯＵＴには１．２Ｖが出力されるので、真理値が
１となる。

【００８８】入力Ａが０、Ｂが１のとき、すなわち、ゲ
ート電極８ａに０Ｖ（ＶSSと同じ電圧）、ゲート電極８
ｂに１．２Ｖ（ＶDDと同じ電圧）のとき、上部トランジ
スタＱ４がオフ、Ｑ３がオン、下部トランジスタＱ２が
オフ、Ｑ１がオンとなって、Ｖssが出力端子ＯＵＴにで
ることとなり、０Ｖが出力されるので、真理値が０とな
る。

【００８９】逆に、入力Ａが１、Ｂが０のとき、すなわ
ち、ゲート電極８ａに１．２Ｖ（ＶDDと同じ電圧）、ゲ
ート電極８ｂに０Ｖ（ＶSSと同じ電圧）のとき、上部ト
ランジスタＱ４がオン、Ｑ３がオフ、下部トランジスタ
Ｑ２がオン、Ｑ１がオフとなって、ＶSSが出力端子ＯＵ
Ｔに出ることとなり、０Ｖが出力されるので、真理値が
０となる。

【００９０】入力ＡおよびＢ共に１のとき、すなわち、
ゲート電極８ａおよび８ｂ共に１．２Ｖ（ＶDDと同じ電
圧）のとき、上部トランジスタＱ３、Ｑ４が共にオフ、
下部トランジスタＱ１、Ｑ２が共にオンとなり、出力端
子ＯＵＴには０Ｖが出力されるので、真理値が０とな
る。

【００９１】以上のように本実施例４の半導体装置はＮ
ＯＲ回路としての優れた動作を行わしめることができ
る。

【００９２】なお、本実施例４の半導体装置の製作に付
いても、前記実施例１と同様であり、ただ、その実施例
１のドレイン電極同様に上下のドレインを共通に接続
し、さらに配線パターンによって、下部ソース電極５ｂ
と共通ドレイン電極６を接続したものである。

【００９３】用いた基板についても実施例１同様に、バ
ルクシリコン基板の内部に埋め込み酸化膜を形成したＳ
ＯＩ基板を用いて製作されたもので、このＳＯＩ基板と
しては、酸素注入によるＳＩＭＯＸ基板や、酸化膜を介
してシリコン基板同士を張り合わせた後、上部シリコン
層側のシリコン基板を適当な厚さにラッピングおよびエ
ッチングした張り合わせ基板などを用いることができ
る。

【００９４】本実施例４では、実施例１同様に上記ＳＯ
Ｉ基板として、ｐ型で不純物濃度１×１０¹⁷個／ｃｍ³
のＳＩＭＯＸ基板を用いており、本発明を適用したこと
により、上下の各トランジスタのチャネル部分の不純物
濃度の調整が不要となっている。このＳＩＭＯＸ基板
は、埋め込み酸化膜（絶縁層２）の厚さが８０〜９０ｎ
ｍ、上部シリコン層３の厚さが５０ｎｍである。

【００９５】

【発明の効果】以上説明したように、本発明は、絶縁層
を介した上下シリコン層に、トランジスタを形成して、
この上下のトランジスタのチャネルを互いに異なる導電
型とし、唯一のゲート電極によって上下の各トランジス
タを制御することとしたので、インバータ動作を行わし
める半導体装置として、従来の約半分の面積で形成する
ことができ、小型、高集積化することが可能となる。ま
た、この上下２つのトランジスタを１単位として複数設
けることで、ＮＡＮＤ回路やＮＯＲ回路などが容易に高
集積で形成された半導体装置となる。

【００９６】また、上下にトランジスタ形成し、そのチ
ャネルを１つのゲート電極によって制御しているためイ
ンバータ動作において、各チャネル領域の閾値調整が不
要なため、その製作が容易となる。また、各トランジス
タは、絶縁層によって、完全に分離独立しているため、
トランジスタの濃度プロファイル、電圧条件、ディメン
ジョンなどの設計自由度が極めて大きくすることがで
き、さらに、漏れ電流などもなく、良好な特性で、特に
低消費電力型で、かつゲート電極の数も従来の半分で、
かなりの配線が省略でき高速動作の半導体装置となる。

【００９７】また、本発明においては、ＳＯＩ基板を用
いることで、その製作が容易となり、特に、ＳＩＭＯＸ
基板を用いた場合には、ゲート電極下のチャネル形成部
分における不純物濃度（プロファイル）の調整がまった
く不要とすることが可能で、極めて容易に良好な特性の
インバータ装置が製作できる。

【図面の簡単な説明】

【図１】本発明を適用した実施例１の相補型インバー
タ装置の断面図である。

【図２】実施例１の相補型インバータ装置の特性を示
す図面である。

【図３】本発明を適用した実施例２の相補型インバー
タ装置の断面図である。

【図４】実施例２の相補型インバータ装置の特性を示
す図面である。

【図５】本発明を適用した実施例３のＮＡＮＤ回路半
導体装置の断面図である。

【図６】実施例３の等価回路図である。

【図７】実施例３のＮＡＮＤ回路の真理値表である。

【図８】本発明を適用した実施例４のＮＯＲ回路半導
体装置の断面図である。

【図９】実施例４の電極構造の一部を説明するための
図面で、図９ａは平面図、図９ｂは図９ａにおけるＡ−
Ａ断面図である。

【図１０】実施例４の等価回路図である。

【図１１】実施例４のＮＯＲ回路の真理値表である。

【図１２】従来のＣＭＯＳインバータの断面図であ
る。

【符号の説明】

１…下部シリコン層、２…絶縁層（埋め込み酸化膜）、３…上部シリコン層、５…第１電極、５ａ、５ｂ…下部ソース電極、６…第２電極、または共通ドレイン電極、７…第３電極、または上部ソース電極、７ａ、７ｂ…上部ソース電極、８、８ａ、８ｂ…ゲート電極、１０、３０…チャネル領域、１１、１１ａ、１１ｂ、３１、３１ａ、３１ｂ…ソース
領域、１２、１２ａ、１２ｂ、３２、３２ａ、３１ｂ…ドレイ
ン領域、５１…層間絶縁膜、８０…フィールド酸化膜、８１…ゲート絶縁膜。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年１月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】実施例３のＮＡＮＤ回路の真理値図表であ
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】実施例４のＮＯＲ回路の真理値図表であ
る。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/786

Claims

【特許請求の範囲】

【請求項１】絶縁層を介して上下に絶縁分離された下
部シリコン層と上部シリコン層とを有する基板に、該下部シリコン層に形成された、第１の導電型のチャネ
ルが形成される電界効果トランジスタ（下部トランジス
タ）と、該上部シリコン層に形成された、前記第１の導電型のチ
ャネル部分の上に位置し、前記第１の導電型と異なる第
２の導電型のチャネルが形成される電界効果トランジス
タ（上部トランジスタ）と、前記下部トランジスタおよび前記上部トランジスタのそ
れぞれのチャネルを制御するために、前記上部シリコン
層上に、前記チャネルが形成される部分の上に位置する
ように、ゲート絶縁層を介して形成された唯一のゲート
電極と、よりなることを特徴とする半導体装置。
【請求項２】前記下部トランジスタと、前記上部トラ
ンジスタと、前記唯一のゲート電極と、からなる構成を
１単位の半導体装置構成として、前記絶縁層を介して上下に絶縁分離された下部シリコン
層と上部シリコン層とを有する基板に、この１単位の半
導体装置構成が少なくとも２つ以上形成されてなること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記１単位の半導体装置構成が２つ以上
前記基板に形成される場合には、隣り合う下部トランジ
スタ同士、また、隣り合う上部トランジスタ同士におい
て、一方のソースまたはドレイン領域が他方のソースま
たはドレイン領域と共通であることを特徴とする請求項
２記載の半導体装置。
【請求項４】絶縁層を介して上下に絶縁分離された下
部シリコン層と上部シリコン層とを有する基板に、該下部シリコン層に形成された、第１の導電型のチャネ
ルが形成され、ソースおよびドレイン領域を有する電界
効果トランジスタ（下部トランジスタ）と、該上部シリコン層に形成された、前記第１の導電型のチ
ャネル部分の上に位置し、前記第１の導電型と異なる第
２の導電型のチャネルが形成され、ソースおよびドレイ
ン領域とを有する電界効果トランジスタ（上部トランジ
スタ）と、前記下部トランジスタのソースまたはドレイン領域のい
ずれか一方と電気的接続をとるための第１電極と、前記下部トランジスタのソースまたはドレイン領域のう
ち前記第１電極と電気的接続をとらなかった方および上
部トランジスタのソースまたはドレイン領域のいずれか
一方同士を接続し、電気的接続をとるための第２電極
と、前記上部トランジスタのソースまたはドレイン領域のう
ち前記第２電極と電気的接続をとらなかった方と電気的
接続をとるための第３電極と、前記下部トランジスタおよび前記上部トランジスタのそ
れぞれのチャネルを制御するために、前記上部シリコン
層上に、前記チャネルが形成される部分の上に位置する
ように、ゲート絶縁層を介して形成された唯一のゲート
電極と、よりなることを特徴とする半導体装置。
【請求項５】前記第１の導電型のチャネルがｎ型であ
り、前記第２の導電型のチャネルがｐ型であることを特
徴とする請求項１〜４のいずれか１つに記載の半導体装
置。
【請求項６】前記第１の導電型のチャネルがｐ型であ
り、前記第２の導電型のチャネルがｎ型であることを特
徴とする請求項１〜４のいずれか１つに記載の半導体装
置。
【請求項７】前記第１電極に印加する電圧と同等の電
圧を前記ゲート電極に印加する場合に、前記上部トラン
ジスタが導通状態であり、かつ、前記下部トランジスタ
が遮断状態となることを特徴とする請求項４〜６のいず
れか１つに記載の半導体装置。
【請求項８】前記第３電極に印加する電圧と同等の電
圧を前記ゲート電極に印加する場合に、前記上部トラン
ジスタが遮断状態であり、かつ、前記下部トランジスタ
が導通状態となることを特徴とする請求項４〜６のいず
れか１つに記載の半導体装置。
【請求項９】前記絶縁層を介して上下に絶縁分離され
た下部シリコン層と上部シリコン層とを有する基板は、
ＳＯＩ基板であることを特徴とする請求項１〜８のいず
れか一つに記載の半導体装置。
【請求項１０】前記ＳＯＩ基板は、バルクシリコン基
板中に、前記絶縁層として、酸素イオン注入により埋め
込み酸化膜を形成したＳＩＭＯＸ基板であることを特徴
とする請求項９に記載の半導体装置。
【請求項１１】前記ＳＩＭＯＸ基板の導電型がｐ型で
あり、前記下部トランジスタおよび上部トランジスタの
前記ゲート電極下のチャネルが形成される部分として、
前記ＳＩＭＯＸ基板の該ｐ型の導電型をそのまま用いて
いることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】前記ＳＯＩ基板は、バルクシリコン基
板上に形成された絶縁層を介してバルクシリコン基板を
張り合わせた張り合わせＳＯＩ基板であることを特徴と
する請求項９に記載の半導体装置。
【請求項１３】前記絶縁層を介して上下に絶縁分離さ
れた下部シリコン層と上部シリコン層とを有する基板
は、前記下部シリコン層がバルクシリコン基板であり、
前記上部シリコン層が多結晶シリコンよりなる基板であ
ることを特徴とする請求項１〜８のいずれか一つに記載
の半導体装置。