JP2006310884A - Nandゲート回路及びダイナミック回路 - Google Patents
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Abstract
【解決手段】ソース及びドレイン拡散層は、低抵抗領域とこれより低不純物濃度で浅い拡張領域とから構成される。ソース及びドレイン拡散層の間のチャネル領域には、第1導電型の第1の不純物ドープ層と、この第1の不純物ドープ層の下に形成された第2導電型の第2の不純物ドープ層と、この第2の不純物ドープ層の下に形成された第1導電型の第3の不純物ドープ層とが形成され、第1の不純物ドープ層は、その接合深さがソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、第2の不純物ドープ層は、第1及び第3の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定される。
【選択図】図1
Description
T.Mizuno et al,:1991 Symp. on VLSI Tech. p.109(1991) M.Miyamoto et al,:IEDM Tech. Dig. p.411 (1998)、
前記第1のp型不純物ドープ層の下に形成されたn型不純物ドープ層と、前記n型不純物ドープ層の下に形成された第2のp型不純物ドープ層とを備え、前記第1のp型不純物ドープ層は、その接合深さが前記第1のソース及びドレイン拡散層のそれと同じかより浅く設定され、前記n型不純物ドープ層は、前記第2のp型不純物ドープ層との接合の深さが前記第1のソース及びドレイン拡散層の接合深さより深く且つ、前記第1及び第2のp型不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されており、前記pチャネルトランジスタは、前記半導体基板の表面にゲート絶縁膜を介して形成された第2のゲート電極と、前記半導体基板に前記第2のゲート電極直下のチャネル領域を挟んで対向するように形成された第2のソース及びドレイン拡散層と、前記第2のソース及びドレイン拡散層の間の前記チャネル領域に形成された第2のソース及びドレイン拡散層より深いp型のバルク層とを有することを特徴とする。
図1は、第1実施の形態によるMISFETの断面構造を示している。
上記第1実施の形態において、p/n−/p接合構造の不純物濃度及び厚さを最適化したとしても、ゲート長Lgが50nm或いはそれ以下の世代になると、ソース、ドレイン間のパンチスルー現象が無視できなくなる。
図15は、選択的なイオン注入により、p/n−/p接合構造をゲート電極直下の領域に選択的に作った実施の形態のSODELFETの構造を図1に対応させて示している。図1と異なり、エピタキシャル成長させたアンドープのシリコン層10の、チャネル領域を形成する部分のみに選択的にAsイオン注入を行って、n−型層3を形成している。従って、ソース及びドレイン拡散層7の拡張領域7bは、その底面がn−型層3に接し、低抵抗領域7aは、その底面がアンドープシリコン層10内部に位置する。
図16は、FD−SODELFETと、bulkFETとを集積した構造を示している。FD−SODELFETは、第3実施の形態で説明した構造を有する。これを製造工程に従って説明すれば、第1実施の形態の製造工程で説明したと同様に、まずp型層2が形成されたシリコン基板1にアンドープのシリコン層10をエピタキシャル成長させる。その後、素子分離領域にSTIにより素子分離絶縁膜30を埋め込む。但しp型層2は、基板全面に形成することなく、SODELFET領域のみに選択的にイオン注入して形成してもよい。
図17は、FD−SODELFETと共に、チャネル反転層形成時にもチャネル領域が完全には空乏化しない、PD−SODELFETを集積した構造を示している。FD−SODELFETは、図16のそれと同様の工程で形成する。PD−SODELFETについては、FD−SODELFETと異なるイオン注入条件で、n−型層3a及びp型層4aを順次形成する。但し、PD−SODELFETのn−型層3aと、FD−SODELFET側のn−型層3とは同じ条件でもよい。少なくとも、PD−SODELFETのp型層4aは、FD−SODELFETのp型層4より高不純物濃度で厚く形成する。
図21は、PD−SODELFETとbulkFETを集積化した構造を示す。PD−SODELFET及びbulkFETのチャネルボディ構造は、図16の実施の形態と同様であるが、p型層4の不純物濃度を最適設定して、PD−SODELFETを形成している。PD−SODELFETの場合、ゲート電極6として多結晶シリコン電極を用いることができる。図21では、PD−SODELFET及びbulkFET共に、多結晶シリコンゲートとしている。一般にbulkFETは、メタル電極を用いると、しきい値が高くなりすぎる。この実施の形態によると、bulkFETを低しきい値として、高い電流駆動能力を得ることができる。
図22は、直列接続されたnチャネルトランジスタQN1〜QN3と並列接続されたpチャネルトランジスタQP1〜QP3により構成されるNANDゲートである。nチャネルトランジスタQN1〜QN3は、それぞれゲートが入力端子に接続されて、出力端子と基準電位端子の間に直列接続されている。pチャネルトランジスタQP1〜QP3は、電源端子と出力端子の間に並列接続されて、それぞれのゲートが対応する入力端子に接続されている。この様な回路では、通常のMISFETを用いた場合、縦積みされたトランジスタQN1〜QN3の部分がそれぞれ異なる基板バイアスがかかり、見かけ上しきい値電圧が異なることになる。
図23は、ダイナミックドミノ回路である。ノードN1,N2の間に並列接続されたnチャネルトランジスタQN11〜QN13は、ゲートをそれぞれ入力端子A,B,Cとするスイッチング素子である。ノードN1と電源端子の間には、プリチャージ信号PREによりゲートが制御されるプリチャージ用pチャネルトランジスタQP11が設けられている。ノードN2と基準電位端子の間には、クロックCKにより駆動される活性化用のnチャネルトランジスタQN14が設けられている。ノードN1は、インバータINVを介して出力端子OUTにつながる。ノードN1と電源端子Vddの間には更に、出力端子OUTの電圧により制御されるpチャネルトランジスタQP12が設けられる。
図22のNANDゲート回路及び図23のダイナミックドミノ回路は、部分SOI基板を用いたSOIFETとbulkFETの組み合わせにより構成することができる。図25は、部分SOI基板を用いたSOIFETとbulkFETの集積化構造を示している。部分SOI基板は、シリコン基板101上の薄いシリコン層103の下にシリコン酸化膜等の絶縁膜102が埋め込まれたSOI領域と、絶縁膜が埋め込まれていないバルク領域とを有する。
Claims (4)
- 半導体基板に形成されたNANDゲート回路であって、基準端子と出力端子の間に直列接続されそれぞれのゲートが入力端子に接続された複数のnチャネルトランジスタと、前記出力端子と電源端子の間に並列接続されそれぞれのゲートが対応する入力端子に接続された複数のpチャネルトランジスタとを有し、
前記nチャネルトランジスタは、
前記半導体基板の表面にゲート絶縁膜を介して形成された第1のゲート電極と、
前記半導体基板に前記第1のゲート電極直下のチャネル領域を挟んで対向するように形成された第1のソース及びドレイン拡散層と、
前記第1のソース及びドレイン拡散層の間の前記チャネル領域に形成された第1のp型不純物ドープ層と、
前記第1のp型不純物ドープ層の下に形成されたn型不純物ドープ層と、
前記n型不純物ドープ層の下に形成された第2のp型不純物ドープ層とを備え、
前記第1のp型不純物ドープ層は、その接合深さが前記第1のソース及びドレイン拡散層のそれと同じかより浅く設定され、
前記n型不純物ドープ層は、前記第2のp型不純物ドープ層との接合の深さが前記第1のソース及びドレイン拡散層の接合深さより深く且つ、前記第1及び第2のp型不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されており、
前記pチャネルトランジスタは、
前記半導体基板の表面にゲート絶縁膜を介して形成された第2のゲート電極と、
前記半導体基板に前記第2のゲート電極直下のチャネル領域を挟んで対向するように形成された第2のソース及びドレイン拡散層と、
前記第2のソース及びドレイン拡散層の間の前記チャネル領域に形成された第2のソース及びドレイン拡散層より深いp型のバルク層とを有する
ことを特徴とするNANDゲート回路。 - 半導体基板に形成されたダイナミック回路であって、第1のノードと第2のノードの間に併設されて、ゲートに入力信号が与えられる複数のスイッチングトランジスタと、前記第1のノードを所定電位にプリチャージするためのプリチャージ用トランジスタと、クロック信号によりゲートが制御されて前記第2のノードを基準端子に接続するための活性化トランジスタとを備え、
前記スイッチングトランジスタは、
前記半導体基板の表面にゲート絶縁膜を介して形成された第1のゲート電極と、
前記半導体基板に前記第1のゲート電極直下のチャネル領域を挟んで対向するように形成された第1のソース及びドレイン拡散層と、
前記第1のソース及びドレイン拡散層の間の前記チャネル領域に形成された第1導電型の第1の不純物ドープ層と、
前記第1の不純物ドープ層の下に形成された第2導電型の第2の不純物ドープ層と、
前記第2の不純物ドープ層の下に形成された第1導電型の第3の不純物ドープ層とを備え、
前記第1の不純物ドープ層は、その接合深さが前記第1のソース及びドレイン拡散層のそれと同じかより浅く設定され、
前記第2の不純物ドープ層は、前記第3の不純物ドープ層との接合の深さが前記第1のソース及びドレイン拡散層の接合深さより深く且つ、前記第1及び第3の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定されており、
前記プリチャージ用トランジスタ及び活性化用トランジスタはそれぞれ、
前記半導体基板の表面にゲート絶縁膜を介して形成された第2のゲート電極と、
前記半導体基板に前記第2のゲート電極直下のチャネル領域を挟んで対向するように形成された第2のソース及びドレイン拡散層と、
前記第2のソース及びドレイン拡散層の間の前記チャネル領域に形成された第2のソース及びドレイン拡散層より深いバルク層とを有する
ことを特徴とするダイナミック回路。 - 半導体基板に形成されたNANDゲート回路であって、基準端子と出力端子の間に直列接続されそれぞれのゲートが入力端子に接続された複数のnチャネルトランジスタと、前記出力端子と電源端子の間に並列接続されそれぞれのゲートが対応する入力端子に接続された複数のpチャネルトランジスタとを有し、
前記半導体基板は、所定深さ位置に絶縁膜が埋め込まれたSOI構造領域とバルク領域とを有し、
前記nチャネルトランジスタは、前記SOI構造領域にSOIFETとして形成され、
前記pチャネルトランジスタは、前記バルク領域にバルクFETとして形成されている
ことを特徴とするNANDゲート回路。 - 半導体基板に形成されたダイナミック回路であって、第1のノードと第2のノードの間に併設されて、ゲートに入力信号が与えられる複数のスイッチングトランジスタと、前記第1のノードを所定電位にプリチャージするためのプリチャージ用トランジスタと、クロック信号によりゲートが制御されて前記第2のノードを基準端子に接続するための活性化トランジスタとを備え、
前記半導体基板は、所定深さ位置に絶縁膜が埋め込まれたSOI構造領域とバルク領域とを有し、
前記スイッチングトランジスタは、前記SOI構造領域にSOIFETとして形成され、
前記プリチャージ用トランジスタ及び活性化用トランジスタは、前記バルク領域にバルクFETとして形成されている
ことを特徴とするダイナミック回路。
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