JP2004221223A - Mis型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ホットキャリア耐性の劣化を抑制しつつ、低消費電力化とサージ耐性の向上とを実現しうるMIS型半導体装置及びその製造方法を提供する。
【解決手段】MIS型半導体装置の製造工程において、周辺回路領域のMISトランジスタのLDD形成用のイオン注入を利用して、保護回路領域のMISトランジスタの低濃度ドレイン領域6bを形成し、ロジック回路のMISトランジスタのエクステンション形成用のイオン注入を利用して、保護回路領域のMISトランジスタのソース側エクステンション領域8aを形成する。保護回路領域のMISトランジスタにおいて、低濃度ドレイン領域6bによりホットキャリア耐性の劣化が抑制され、低濃度ドレイン6bよりも高濃度の不純物を含むソース側エクステンション領域8aにより寄生バイポーラトランジスタの動作開始電圧が低下して、保護機能が向上する。
【選択図】 図2
【解決手段】MIS型半導体装置の製造工程において、周辺回路領域のMISトランジスタのLDD形成用のイオン注入を利用して、保護回路領域のMISトランジスタの低濃度ドレイン領域6bを形成し、ロジック回路のMISトランジスタのエクステンション形成用のイオン注入を利用して、保護回路領域のMISトランジスタのソース側エクステンション領域8aを形成する。保護回路領域のMISトランジスタにおいて、低濃度ドレイン領域6bによりホットキャリア耐性の劣化が抑制され、低濃度ドレイン6bよりも高濃度の不純物を含むソース側エクステンション領域8aにより寄生バイポーラトランジスタの動作開始電圧が低下して、保護機能が向上する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
この発明は、MISトランジスタを配置したMIS型半導体装置及びその製造方法に係り、特に、ホットキャリアに対する耐性及びサージ耐性の向上対策に関する。
【0002】
【従来の技術】
従来より、半導体集積回路装置に配置される各素子について、素子の集積度を高めるために、各種素子の微細化が進められている。各種素子の中でも特にMISトランジスタについては、ソース・ドレイン間に印加された電圧の大部分がドレイン近傍(空乏層)に集中することがMISトランジスタの微細化の障害になっていた。すなわち、ドレイン近傍に生じる電界によって空乏層内で電子が加速されると、加速された電子がシリコン原子に衝突することにより、電子・正孔対を発生させる。このようにして発生した電子はホットエレクトロンと呼ばれる。このホットエレクトロンの発生による電流が問題となるために、MISトランジスタをホットエレクトロンが発生しないような低い電圧でしか使用することができなかった。
【0003】
図13は、ホットエレクトロンの発生を抑制し、耐圧を向上させる構造として、一般的に用いられている従来のLDD型のMISトランジスタの構造を示す断面図である。図13に示すように、従来のLDD型MISトランジスタは、Si基板501と、Si基板501の表面領域を多数の活性領域に区画する素子分離(トレンチ分離)502と、活性領域の上に形成されたシリコン酸化膜やシリコン酸窒化膜などからなるゲート絶縁膜503と、ゲート電極504の側面を覆うシリコン酸化膜からなるサイドウォール509と、Si基板501中でゲート電極504の両側方に位置する領域に形成された高濃度ソース・ドレイン領域510a,510bと、Si基板501中で高濃度ソース・ドレイン領域510a,510bに挟まれ,かつ両者にそれぞれ隣接するように形成された低濃度ソース・ドレイン領域505a,505bと、Si基板501中で低濃度ソース・ドレイン領域505a,505bに挟まれ,かつ両者に隣接するように形成されたポケット注入領域507a,507bとを備えている。
【0004】
ここで、nチャネル型MISトランジスタにおいては、高濃度ソース・ドレイン領域510a,510b及び低濃度ソース・ドレイン領域505a,505bには、n型不純物(リン,ヒ素など)がドープされ、ポケット注入領域507a,507bにはp型不純物(ボロンなど)がドープされる。また、図13に示すSi基板501は、ポケット注入領域507a,507bよりも低濃度のp型不純物がドープされており、基板領域あるいはウェル領域と呼ばれる領域となっている。また、一般に、Si基板501の表面部であって、ゲート絶縁膜503の直下方に位置する領域は、MISトランジスタの動作時に電流が流れるチャネル領域となっている。
【0005】
図13に示すMISトランジスタの構造により、高濃度ソース・ドレイン領域510a,510b間に電圧が印加された際に、チャネル領域−ドレイン領域間に生じる空乏層を低濃度ドレイン領域から高濃度ドレイン領域の一部に亘る領域に拡大させることができる。このように空乏層が拡大することにより、空乏層内における電界(単位距離当たりの電圧)は小さくなるので、ホットエレクトロンの発生は抑制される。
【0006】
【特許文献1】
特願平4−336499号公報(要約)
【0007】
【発明が解決しようとする課題】
しかしながら、図13に示す従来のMISトランジスタ構造においては、ホットキャリアの発生が抑制され、素子寿命が長くなるが、反面、低濃度ソース・ドレイン領域505a,505bが設けられていることにより、トランジスタ内部の抵抗が高くなる結果、MISトランジスタの種類によっては、種々の不具合を起こすおそれがあった。例えば、図11に示す保護回路に配置される保護用MISトランジスタにおいては、以下のような不具合がある。
【0008】
保護回路においては、半導体集積回路装置の入出力ピン(端子)から静電気が入力した時に、保護用MISトランジスタにおいて、スナップバック現象により寄生バイポーラ動作が開始され、保護用MISトランジスタに大電流(又は大量の電荷)が流れることにより、他のMISトランジスタなどが保護される。
【0009】
ところが、保護用MISトランジスタ内部の高抵抗化により、スナップバック現象により寄生バイポーラ動作が開始する時点でのドレイン電圧が高くなるので、半導体集積回路装置の消費電力が高くなってしまう。また、内部の高抵抗化により、保護用MISトランジスタは、外部から静電気が入力された際に、熱上昇が激しくなり、熱破壊に至りやすく、静電気に対する耐性が劣化するという不具合もあった。
【0010】
本発明の目的は、保護用MISトランジスタの高抵抗化を抑制する手段を講ずることにより、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気等のサージ入力に対する耐性の向上とを実現しうるMIS型半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明のMIS型半導体装置は、半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置であって、上記保護用MIS型素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記ゲート電極の側面を覆うサイドウォールと、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ドレイン領域に隣接する領域に設けられ、上記ドレイン領域よりも低濃度の第1導電型不純物を含む第1の拡散領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域に隣接する領域に設けられ、上記ソース領域よりも低濃度で、上記第1の拡散領域よりも高濃度の第1導電型不純物を含む第2の拡散領域とを備えている。
【0012】
これにより、保護用MIS型素子が、ドレイン側の第1の拡散領域よりも高濃度の不純物がドープされたソース側の第2の拡散領域を有しているので、素子の動作時におけるソース領域付近の電界が急峻となるので、寄生バイポーラトランジスタの動作が開始する電圧が従来のLDD型トランジスタより低下する。また、ソース側の第2の拡散領域の抵抗は、従来のLDD型素子トランジスタのソース側LDD領域に比べると小さくなる。したがって、より多量の電流を逃すことが可能になり、かつ、MISトランジスタの熱破壊点に達するまでの時間も長くなるので、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【0013】
上記保護用MIS型素子の第2の拡散領域は、1×1019cm−3以上で2×1020cm−3以下の濃度範囲内にある不純物を含んでいることが好ましい。
【0014】
上記内部回路用素子は、周辺回路用素子とロジック回路用素子とを含み、上記周辺回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第1の拡散領域と実質的に同じ濃度の第1導電型不純物を含むLDD領域とを備え、上記ロジック回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第2の拡散領域と実質的に同じ濃度の第1導電型不純物を含むエクステンション領域とを備えていることが好ましい。
【0015】
本発明のMIS型半導体装置の製造方法は、半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置の製造方法であって、上記半導体基板の活性領域を囲む素子分離を形成する工程(a)と、上記半導体基板の活性領域の上に、上記保護用MIS型素子のゲート絶縁膜及びゲート電極を形成する工程(b)と、上記半導体基板のうち上記ゲート電極の一方の側方に位置する領域に第1導電型不純物のイオンを注入して、第1の拡散領域を形成する工程(c)と、上記半導体基板のうち上記ゲート電極の他方の側方に位置する領域に、上記工程(c)におけるよりも高濃度の第1導電型不純物のイオンを注入して、第2の拡散領域を形成する工程(d)と、上記ゲート電極の側面を覆うサイドウォールを形成する工程(e)と、上記工程(e)の後で、上記半導体基板のうち上記第1,第2の拡散領域と上記素子分離との間に位置する領域に上記工程(c)及び(d)よりも高濃度の第1導電型不純物を導入して、高濃度ソース・ドレイン領域を形成する工程(f)とを含んでいる。
【0016】
この方法により、本発明のMIS型半導体装置を実現することができる。
【0017】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成することにより、保護回路用素子としてLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0018】
上記工程(b)の後で上記工程(e)の前に、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域に加重的にイオン注入を行なう工程をさらに含むことができる。
【0019】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成するとともに、2回のイオン注入により上記第2の拡散領域を形成することによっても、保護回路用素子としてLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0020】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上35°以下の方向からイオン注入を行なうことにより、2回のイオン注入により上記第2の拡散領域を形成するとともに、上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【0021】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域を形成するとともに、上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【0022】
上記工程(c)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のドレイン側ポケット領域を形成する工程と、上記工程(d)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のソース側ポケット領域を形成する工程とをさらに含むことにより、パンチスルーストッパストッパとして機能するポケット領域を工程数を増やすことなく形成することができる。
【0023】
【発明の実施の形態】
−保護回路の構成−
半導体集積回路装置のトランジスタの構造の説明の前に、本実施形態における保護回路の構成について説明する。
【0024】
図11は、本発明において用いる一般的な保護回路の構成を示す電気回路図である。図11に示すように、本実施形態の保護回路は、入力パッド(又は出力パッド)と入力ゲート(又は出力ゲート)との間に配置されている。保護回路は、電源電圧Vddを供給する端子(電源電圧供給端子)と、接地電圧Vssを供給する端子(接地端子)との間に、pMISFETとnMISFETとを直列に接続して配置したトランジスタ列を多数個並べて構成されている。そして、pMISFETのソース及びゲートは電源電圧供給端子に接続され、nMISFETのソース及びゲートは接地端子に接続されている。そして、各トランジスタ列のnMISFET及びpMISFETの各ドレインが、入力パッド(又は出力パッド)と、インバータによって構成される入力ゲート(又は出力ゲート)とに接続されている。
【0025】
例えば、入力パッドに静電気などが入力された場合、静電気等によるサージ電圧がそのまま入力ゲートのpMISFET,nMISFETの各ゲートに印加されると、ゲート絶縁膜の破壊などを生じさせるおそれがある。
【0026】
ところが、保護回路において、先頭のトランジスタ列のnMISFET(又はpMISFET)から順に、ソース・ドレイン間の逆接合部においてブレークダウンが生じ、入力パッドにつながるノードと接地端子(又は電源電圧供給端子)との間で電流が流れる。そして、順次各MISFETにおいて寄生バイポーラトランジスタが動作して、入力パッドにつながるノードと接地端子(又は電源電圧供給端子)との間に多量の電流が流れることにより、静電気などのサージ入力によって内部回路が破壊されることのないように保護されている。
【0027】
ここで、図11に示す保護回路においては、入力パッド(又は出力パッド)に正の静電気等のサージ電圧が入力した場合には、各トランジスタ列のnMISFETを介して接地に電流が流れることにより、内部回路の保護作用が行なわれる。一方、入力パッド(又は出力パッド)に負の静電気等のサージ電圧が入力した場合には、各トランジスタ列のpMISFETを介して電源電圧供給端子から各pMISFETのドレインに電流が流れ込むことにより、内部回路の保護作用が行なわれる。ただし、図11におけるpMISFET及び電源電圧供給端子は設けずに、接地端子に接続されるnMISFET群のみを設けても、正負いずれの静電気等に対する保護作用を行なわせることが可能である。逆に、図11におけるnMISFET及び接地端子は設けずに、電原電圧供給端子に接続されるpMISFET群のみを設けても、正負いずれかの静電気等に対して保護作用を行なわせることが可能である。
【0028】
以下の各実施形態においては、保護回路のnMISFETの構造及び製造工程を、他の回路のトランジスタの構造及び製造工程との関連において説明するが、保護回路のpMISFETについては、nMISFETと導電型を逆にすることによって、各実施形態と同じ作用効果を得ることができる。
【0029】
(第1の実施形態)
図1(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図2(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図1(a)〜図2(b)においては、静電破壊に対する保護用のMISトランジスタ(保護用MIS型素子)が形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタ(内部回路用MIS型素子)が形成されるI/O領域Aioと、ロジック回路用のMISトランジスタ(内部回路用MIS型素子)が形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0030】
なお、図1(b),図2(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0031】
まず、図1(a)に示す工程で、Si基板1に、各回路領域Aes,Aio,Algを囲む,深さが約250〜350nmのSTI2(素子分離)を形成する。その後、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))を、ドーズ量,加速電圧が相異なる3つの条件で3回に分けて注入する。まず、加速電圧が約260〜300keV,ドーズ量が約1×1013〜2×1013atms・cm−2の条件によるイオン注入により、Si基板1の深部(STI2よりも深い領域)に、ラッチアップ防止用の下段ウェル(図示せず)を形成する。次に、加速電圧が約100〜140keV,ドーズ量が約4×1012〜8×1012atms・cm−2の条件によるイオン注入により、Si基板1のSTI2の底部とほぼ同じ深さの領域にチャネルストッパとして機能する中段ウェル(図示せず)を形成する。次に、加速電圧が約40〜50keV,ドーズ量が約2×1012〜10×1012atms・cm−2の条件によるイオン注入により、Si基板1のチャネルとなる領域(STI2の底部よりも浅い領域)に閾値制御のための上段ウェル(=チャネル領域,図示せず)を形成する。その後、フォトレジスト膜(図示せず)を注入マスクとしてロジック回路領域Algのみにフッ化ボロンイオン(BF2 +)(またはボロンイオン(B+ ))を、加速電圧が40〜50keV,ドーズ量が約1×1012〜10×1012atms・cm−2の条件で注入して、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェル(=チャネル領域,図示せず)を形成する。理解を容易にするために、これらのウェル図示は原則として省略する。
【0032】
次に、イオン注入用フォトレジスト膜を除去してから、熱酸化法により、各回路領域Aes,Aio,Algの上に厚みが約6nmのシリコン酸化膜を形成する。その後、保護回路領域Aes及び周辺回路領域Aioを覆うエッチングマスクとなるフォトレジスト膜(図示せず)を形成してから、ロジック回路領域Alg上のシリコン酸化膜のみをウェットエッチによって除去する。そして、この保護回路領域Aes及び周辺回路領域Aioを覆うフォトレジスト膜(エッチングマスク)を除去してから、再びSi基板1の表面の熱酸化を行なう。これにより、保護回路領域Aes及び周辺回路領域Aioには、厚みが約7nmのシリコン酸化膜が形成される一方、ロジック回路領域Algには、厚みが約2.8nmのシリコン酸化膜が形成される。
【0033】
その後、基板上に厚みが約180〜250nmのポリシリコン膜を堆積し、リソグラフィ工程及びドライエッチング工程により、ポリシリコン膜及びシリコン酸化膜をパターニングして、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。これにより、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aが形成される一方、ロジック領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bが形成される。
【0034】
次に、図1(b)に示す工程で、保護回路領域Aesのドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜101を形成し、このフォトレジスト膜101及びゲート電極4をマスクとするイオン注入を行なう。まず、傾き角(本明細書において、「傾き角」とは、Si基板の主面に垂直な方向からの傾き角をいう)が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6b(LDD(Lightly Doped Drain )領域)を形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜101を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0035】
次に、図2(a)に示す工程で、フォトレジスト膜101を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜102を形成し、このフォトレジスト膜102及びゲート電極4をマスクとするイオン注入を行なう。
【0036】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうち、ソース側活性領域とロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタのソース側エクステンション領域8aを形成する。この時、保護回路領域Aes内のソース側エクステンション領域8aはSi基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域8aと、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0037】
次に、フォトレジスト膜102を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタのソース側エクステンション領域8aの側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0038】
次に、図2(b)に示す工程で、フォトレジスト膜102を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bやエクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0039】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0040】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図2(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成されたソース側エクステンション8aとを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0041】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は、1×1020〜5×1020atms・cm−3であり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、ポケット領域7a,7bの不純物濃度は1×1017〜3×1017atms・cm−3である。また、周辺回路領域Aioに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は、1×1020〜5×1020atms・cm−3であり、低濃度ソース・ドレイン領域6a,6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、ポケット領域7a,7bの不純物濃度は1×1017〜2×1018atms・cm−3である。また、ロジック回路領域Algに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は1×1020〜5×1020atms・cm−3であり、エクステンション領域8a,8bの不純物濃度は、1×1019〜1×1020atms・cm−3であり、ポケット領域7a,7bの不純物濃度は7×1017〜2×1018atms・cm−3である。
【0042】
−LDD構造と本発明との比較−
ここで、図13に示す従来のLDD型MISトランジスタは、本実施形態の周辺回路領域Aioに配置されるMISトランジスタと同様に、ソース側及びドレイン側の双方に同じ濃度の不純物を含む低濃度ソース・ドレイン領域6a,6bを有している。
【0043】
それに対し、本実施形態における保護回路領域AesのMISトランジスタは、ロジック回路領域Alg内のMISトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域8aと、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0044】
本実施形態の保護回路領域Aesに配置されるMISトランジスタは、低濃度ドレイン領域6bを有していることにより、トランジスタの動作時におけるドレイン領域10b近傍の電界は緩和され、ホットキャリア耐性は図13に示す従来のLDD型MISトランジスタと同等に維持される一方、低濃度ドレイン領域6bよりも高濃度の不純物がドープされたソース側エクステンション領域8aを有していることにより以下に説明するような作用効果を発揮することができる。
【0045】
図12は、図11に示すような保護回路に配置される本実施形態のMISトランジスタと従来のLDD型MISトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【0046】
図12に示すように、保護用MISトランジスタは、サージ電圧が入力したときに、pn接合部がブレークダウンして負性抵抗部を経た後、寄生バイポーラトランジスタが作動するという順序の挙動を示す。
【0047】
そして、本実施形態の保護回路領域Aesに配置されるnチャネル型MISトランジスタは、低濃度ドレイン領域6bよりも高濃度の不純物がドープされたソース側エクステンション領域8aを有しているので、トランジスタの動作時におけるソース領域10a付近の電界は急峻である。また、ソース側エクステンション領域8aの抵抗は、低濃度ソース・ドレイン領域6a,6bに比べると小さくなる。そのために、本実施形態の保護回路領域Aesに配置されるMISトランジスタでは、従来のLDD型MISトランジスタ(図12の特性線L1参照)に比べると、寄生バイポーラトランジスタ動作が開始される電圧が低下する(図12の特性線L2参照)。そして、本実施形態の保護回路領域Aesに配置されるMISトランジスタのドレイン電圧−ドレイン電流特性は、従来のLDD型MISトランジスタ(図12の特性線L1参照)よりも、低電圧側に移動するので(特性線L2参照)、より多量の電流を逃すことが可能になり、かつ、MISトランジスタの熱破壊点に達するまでの時間も長くなる。
【0048】
したがって、本実施形態のMIS型半導体装置により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【0049】
しかも、図1(a)〜図2(b)に示す製造方法により、保護回路領域Aesに図13に示すLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0050】
(第2の実施形態)
図3(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図4(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図3(a)〜図4(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0051】
なお、図3(b),図4(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0052】
まず、図3(a)に示す工程で、第1の実施形態における図1(a)に示す工程と同じ工程を行なう。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0053】
次に、図3(b)に示す工程で、保護回路領域Aesと周辺回路領域Aioとを開口したフォトレジスト膜111を形成し、このフォトレジスト膜111及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、保護回路領域Aes内及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜111を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0054】
次に、図4(a)に示す工程で、フォトレジスト膜111を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜112を形成し、このフォトレジスト膜112及びゲート電極4をマスクとするイオン注入を行なう。
【0055】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうちソース側活性領域と、ロジック回路領域Algとに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタの低濃度ソース領域6aにn型不純物を追加注入して中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタのソース側エクステンション領域8aよりもさらに高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0056】
次に、フォトレジスト膜112を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0057】
次に、図4(b)に示す工程で、フォトレジスト膜112を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bやエクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0058】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0059】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図4(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0060】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びポケット領域7a,7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1019〜1×1020atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0061】
このように、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0062】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0063】
しかも、図3(a)〜図4(b)に示す製造方法により、保護回路領域Aesに図13に示すLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0064】
(第3の実施形態)
図5(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図6(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図5(a)〜図6(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0065】
なお、図5(a),図5(b),図6(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0066】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0067】
次に、図5(a)に示す工程で、保護回路領域Aesと周辺回路領域Aioとを開口したフォトレジスト膜121を形成し、このフォトレジスト膜121及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、保護回路領域Aes内及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜121を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0068】
次に、図5(b)に示す工程で、フォトレジスト膜121を除去してから、ロジック回路領域Algとを開口したフォトレジスト膜122を形成し、このフォトレジスト膜122及びゲート電極4をマスクとするイオン注入を行なう。
【0069】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、ロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成する。
【0070】
次に、フォトレジスト膜122を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0071】
次に、図6(a)に示す工程で、フォトレジスト膜122を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜123を形成し、このフォトレジスト膜123及びゲート電極4をマスクとするイオン注入を行なう。
【0072】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件(つまり、比較的高濃度の条件で)で、保護回路領域Aes内においてソース側活性領域に砒素イオン(As+ )(又はリンイオン(P+ ))を注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0073】
次に、フォトレジスト膜123を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7a’を形成する。
【0074】
次に、図6(b)に示す工程で、フォトレジスト膜123を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0075】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0076】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図6(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a’,7bを備えている。
【0077】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びドレイン側ポケット領域7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1019〜211020atms・cm−3であり、ソース側ポケット領域7aの不純物濃度は、1×1018〜5×1018atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0078】
このように、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0079】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0080】
特に、図6(a)の斜め注入を行なうことにより、保護用のMISトランジスタと、I/O回路用のMISトランジスタとを切り分けて形成することが可能となるので、各MISトランジスタの性能に適した構造をそれぞれ実現することができる。
【0081】
(第4の実施形態)
図7(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図8(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図7(a)〜図8(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0082】
なお、図7(a),図7(b),図8(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0083】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0084】
次に、図7(a)に示す工程で、保護回路領域Aesのうちドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜131を形成し、このフォトレジスト膜131及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜131を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0085】
次に、図7(b)に示す工程で、フォトレジスト膜131を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜132を形成し、このフォトレジスト膜132及びゲート電極4をマスクとするイオン注入を行なう。
【0086】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうち、ソース側活性領域とロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタのソース側エクステンション領域8aを形成する。この時、保護回路領域Aes内のソース側エクステンション領域8aはSi基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。
【0087】
次に、フォトレジスト膜132を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタのソース側エクステンション領域8aの側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0088】
次に、図8(a)に示す工程で、フォトレジスト膜132を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜133を形成し、このフォトレジスト膜133及びゲート電極4をマスクとするイオン注入を行なう。
【0089】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件で、保護回路領域Aes内においてソース側エクステンション領域8aに砒素イオン(As+ )(又はリンイオン(P+ ))を追加注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bよりもさらに高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0090】
次に、フォトレジスト膜133を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に追加注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7a’を形成する。
【0091】
次に、図8(b)に示す工程で、フォトレジスト膜133を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0092】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0093】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図8(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a’,7bを備えている。
【0094】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びドレイン側ポケット領域7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1020〜2×1020atms・cm−3であり、ソース側ポケット領域7aの不純物濃度は、1×1018〜5×1018atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0095】
そして、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0096】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0097】
(第5の実施形態)
図9(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図10(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図9(a)〜図10(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0098】
なお、図9(a),図9(b),図10(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0099】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0100】
次に、図9(a)に示す工程で、保護回路領域Aesのうちドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜141を形成し、このフォトレジスト膜141及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜141を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0101】
次に、図9(b)に示す工程で、フォトレジスト膜141を除去してから、ロジック回路領域Algとを開口したフォトレジスト膜142を形成し、このフォトレジスト膜142及びゲート電極4をマスクとするイオン注入を行なう。
【0102】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、ロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成する。
【0103】
次に、フォトレジスト膜142を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0104】
次に、図10(a)に示す工程で、フォトレジスト膜142を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜143を形成し、このフォトレジスト膜143及びゲート電極4をマスクとするイオン注入を行なう。
【0105】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件(つまり、比較的高濃度の条件で)で、保護回路領域Aes内においてソース側活性領域に砒素イオン(As+ )(又はリンイオン(P+ ))を注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0106】
次に、フォトレジスト膜143を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7aを形成する。
【0107】
次に、図10(b)に示す工程で、フォトレジスト膜143を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0108】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0109】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図6(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0110】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びポケット領域7a,7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1020〜2×1020atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0111】
そして、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0112】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0113】
特に、図10(a)の斜め注入を行なうことにより、保護用のMISトランジスタと、I/O回路用のMISトランジスタとを切り分けて形成することが可能となるので、各MISトランジスタの性能に適した構造をそれぞれ実現することができる。
【0114】
【発明の効果】
本発明のMIS型半導体装置又はその製造方法によると、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【図面の簡単な説明】
【図1】(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図2】(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図3】(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図4】(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図5】(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図6】(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図7】(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図8】(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図9】(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図10】(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図11】本発明において用いる一般的な保護回路の構成を示す電気回路図である。
【図12】保護回路に配置される本実施形態のMISトランジスタと従来のLDD型MISトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【図13】ホットエレクトロンの発生を抑制し耐圧を向上させる構造として一般的に用いられている従来のLDD型のMISトランジスタの構造を示す断面図である。
【符号の説明】
1 Si基板
2 STI
3 ゲート絶縁膜
4 ゲート電極
5 ポケット領域
6a 低濃度ソース領域
6b 低濃度ドレイン領域(第1の拡散領域)
7a,7b ポケット領域
8a エクステンション領域(第2の拡散領域)
8b エクステンション領域
8a’中濃度ソース領域(第2の拡散領域)
9 サイドウォール
10 高濃度ソース・ドレイン領域
101〜102 フォトレジスト膜(マスク)
111〜112 フォトレジスト膜(マスク)
121〜123 フォトレジスト膜(マスク)
131〜133 フォトレジスト膜(マスク)
141〜143 フォトレジスト膜(マスク)
【発明の属する技術分野】
この発明は、MISトランジスタを配置したMIS型半導体装置及びその製造方法に係り、特に、ホットキャリアに対する耐性及びサージ耐性の向上対策に関する。
【0002】
【従来の技術】
従来より、半導体集積回路装置に配置される各素子について、素子の集積度を高めるために、各種素子の微細化が進められている。各種素子の中でも特にMISトランジスタについては、ソース・ドレイン間に印加された電圧の大部分がドレイン近傍(空乏層)に集中することがMISトランジスタの微細化の障害になっていた。すなわち、ドレイン近傍に生じる電界によって空乏層内で電子が加速されると、加速された電子がシリコン原子に衝突することにより、電子・正孔対を発生させる。このようにして発生した電子はホットエレクトロンと呼ばれる。このホットエレクトロンの発生による電流が問題となるために、MISトランジスタをホットエレクトロンが発生しないような低い電圧でしか使用することができなかった。
【0003】
図13は、ホットエレクトロンの発生を抑制し、耐圧を向上させる構造として、一般的に用いられている従来のLDD型のMISトランジスタの構造を示す断面図である。図13に示すように、従来のLDD型MISトランジスタは、Si基板501と、Si基板501の表面領域を多数の活性領域に区画する素子分離(トレンチ分離)502と、活性領域の上に形成されたシリコン酸化膜やシリコン酸窒化膜などからなるゲート絶縁膜503と、ゲート電極504の側面を覆うシリコン酸化膜からなるサイドウォール509と、Si基板501中でゲート電極504の両側方に位置する領域に形成された高濃度ソース・ドレイン領域510a,510bと、Si基板501中で高濃度ソース・ドレイン領域510a,510bに挟まれ,かつ両者にそれぞれ隣接するように形成された低濃度ソース・ドレイン領域505a,505bと、Si基板501中で低濃度ソース・ドレイン領域505a,505bに挟まれ,かつ両者に隣接するように形成されたポケット注入領域507a,507bとを備えている。
【0004】
ここで、nチャネル型MISトランジスタにおいては、高濃度ソース・ドレイン領域510a,510b及び低濃度ソース・ドレイン領域505a,505bには、n型不純物(リン,ヒ素など)がドープされ、ポケット注入領域507a,507bにはp型不純物(ボロンなど)がドープされる。また、図13に示すSi基板501は、ポケット注入領域507a,507bよりも低濃度のp型不純物がドープされており、基板領域あるいはウェル領域と呼ばれる領域となっている。また、一般に、Si基板501の表面部であって、ゲート絶縁膜503の直下方に位置する領域は、MISトランジスタの動作時に電流が流れるチャネル領域となっている。
【0005】
図13に示すMISトランジスタの構造により、高濃度ソース・ドレイン領域510a,510b間に電圧が印加された際に、チャネル領域−ドレイン領域間に生じる空乏層を低濃度ドレイン領域から高濃度ドレイン領域の一部に亘る領域に拡大させることができる。このように空乏層が拡大することにより、空乏層内における電界(単位距離当たりの電圧)は小さくなるので、ホットエレクトロンの発生は抑制される。
【0006】
【特許文献1】
特願平4−336499号公報(要約)
【0007】
【発明が解決しようとする課題】
しかしながら、図13に示す従来のMISトランジスタ構造においては、ホットキャリアの発生が抑制され、素子寿命が長くなるが、反面、低濃度ソース・ドレイン領域505a,505bが設けられていることにより、トランジスタ内部の抵抗が高くなる結果、MISトランジスタの種類によっては、種々の不具合を起こすおそれがあった。例えば、図11に示す保護回路に配置される保護用MISトランジスタにおいては、以下のような不具合がある。
【0008】
保護回路においては、半導体集積回路装置の入出力ピン(端子)から静電気が入力した時に、保護用MISトランジスタにおいて、スナップバック現象により寄生バイポーラ動作が開始され、保護用MISトランジスタに大電流(又は大量の電荷)が流れることにより、他のMISトランジスタなどが保護される。
【0009】
ところが、保護用MISトランジスタ内部の高抵抗化により、スナップバック現象により寄生バイポーラ動作が開始する時点でのドレイン電圧が高くなるので、半導体集積回路装置の消費電力が高くなってしまう。また、内部の高抵抗化により、保護用MISトランジスタは、外部から静電気が入力された際に、熱上昇が激しくなり、熱破壊に至りやすく、静電気に対する耐性が劣化するという不具合もあった。
【0010】
本発明の目的は、保護用MISトランジスタの高抵抗化を抑制する手段を講ずることにより、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気等のサージ入力に対する耐性の向上とを実現しうるMIS型半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明のMIS型半導体装置は、半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置であって、上記保護用MIS型素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記ゲート電極の側面を覆うサイドウォールと、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ドレイン領域に隣接する領域に設けられ、上記ドレイン領域よりも低濃度の第1導電型不純物を含む第1の拡散領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域に隣接する領域に設けられ、上記ソース領域よりも低濃度で、上記第1の拡散領域よりも高濃度の第1導電型不純物を含む第2の拡散領域とを備えている。
【0012】
これにより、保護用MIS型素子が、ドレイン側の第1の拡散領域よりも高濃度の不純物がドープされたソース側の第2の拡散領域を有しているので、素子の動作時におけるソース領域付近の電界が急峻となるので、寄生バイポーラトランジスタの動作が開始する電圧が従来のLDD型トランジスタより低下する。また、ソース側の第2の拡散領域の抵抗は、従来のLDD型素子トランジスタのソース側LDD領域に比べると小さくなる。したがって、より多量の電流を逃すことが可能になり、かつ、MISトランジスタの熱破壊点に達するまでの時間も長くなるので、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【0013】
上記保護用MIS型素子の第2の拡散領域は、1×1019cm−3以上で2×1020cm−3以下の濃度範囲内にある不純物を含んでいることが好ましい。
【0014】
上記内部回路用素子は、周辺回路用素子とロジック回路用素子とを含み、上記周辺回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第1の拡散領域と実質的に同じ濃度の第1導電型不純物を含むLDD領域とを備え、上記ロジック回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第2の拡散領域と実質的に同じ濃度の第1導電型不純物を含むエクステンション領域とを備えていることが好ましい。
【0015】
本発明のMIS型半導体装置の製造方法は、半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置の製造方法であって、上記半導体基板の活性領域を囲む素子分離を形成する工程(a)と、上記半導体基板の活性領域の上に、上記保護用MIS型素子のゲート絶縁膜及びゲート電極を形成する工程(b)と、上記半導体基板のうち上記ゲート電極の一方の側方に位置する領域に第1導電型不純物のイオンを注入して、第1の拡散領域を形成する工程(c)と、上記半導体基板のうち上記ゲート電極の他方の側方に位置する領域に、上記工程(c)におけるよりも高濃度の第1導電型不純物のイオンを注入して、第2の拡散領域を形成する工程(d)と、上記ゲート電極の側面を覆うサイドウォールを形成する工程(e)と、上記工程(e)の後で、上記半導体基板のうち上記第1,第2の拡散領域と上記素子分離との間に位置する領域に上記工程(c)及び(d)よりも高濃度の第1導電型不純物を導入して、高濃度ソース・ドレイン領域を形成する工程(f)とを含んでいる。
【0016】
この方法により、本発明のMIS型半導体装置を実現することができる。
【0017】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成することにより、保護回路用素子としてLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0018】
上記工程(b)の後で上記工程(e)の前に、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域に加重的にイオン注入を行なう工程をさらに含むことができる。
【0019】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成するとともに、2回のイオン注入により上記第2の拡散領域を形成することによっても、保護回路用素子としてLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0020】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上35°以下の方向からイオン注入を行なうことにより、2回のイオン注入により上記第2の拡散領域を形成するとともに、上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【0021】
上記内部回路用MIS型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域を形成するとともに、上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【0022】
上記工程(c)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のドレイン側ポケット領域を形成する工程と、上記工程(d)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のソース側ポケット領域を形成する工程とをさらに含むことにより、パンチスルーストッパストッパとして機能するポケット領域を工程数を増やすことなく形成することができる。
【0023】
【発明の実施の形態】
−保護回路の構成−
半導体集積回路装置のトランジスタの構造の説明の前に、本実施形態における保護回路の構成について説明する。
【0024】
図11は、本発明において用いる一般的な保護回路の構成を示す電気回路図である。図11に示すように、本実施形態の保護回路は、入力パッド(又は出力パッド)と入力ゲート(又は出力ゲート)との間に配置されている。保護回路は、電源電圧Vddを供給する端子(電源電圧供給端子)と、接地電圧Vssを供給する端子(接地端子)との間に、pMISFETとnMISFETとを直列に接続して配置したトランジスタ列を多数個並べて構成されている。そして、pMISFETのソース及びゲートは電源電圧供給端子に接続され、nMISFETのソース及びゲートは接地端子に接続されている。そして、各トランジスタ列のnMISFET及びpMISFETの各ドレインが、入力パッド(又は出力パッド)と、インバータによって構成される入力ゲート(又は出力ゲート)とに接続されている。
【0025】
例えば、入力パッドに静電気などが入力された場合、静電気等によるサージ電圧がそのまま入力ゲートのpMISFET,nMISFETの各ゲートに印加されると、ゲート絶縁膜の破壊などを生じさせるおそれがある。
【0026】
ところが、保護回路において、先頭のトランジスタ列のnMISFET(又はpMISFET)から順に、ソース・ドレイン間の逆接合部においてブレークダウンが生じ、入力パッドにつながるノードと接地端子(又は電源電圧供給端子)との間で電流が流れる。そして、順次各MISFETにおいて寄生バイポーラトランジスタが動作して、入力パッドにつながるノードと接地端子(又は電源電圧供給端子)との間に多量の電流が流れることにより、静電気などのサージ入力によって内部回路が破壊されることのないように保護されている。
【0027】
ここで、図11に示す保護回路においては、入力パッド(又は出力パッド)に正の静電気等のサージ電圧が入力した場合には、各トランジスタ列のnMISFETを介して接地に電流が流れることにより、内部回路の保護作用が行なわれる。一方、入力パッド(又は出力パッド)に負の静電気等のサージ電圧が入力した場合には、各トランジスタ列のpMISFETを介して電源電圧供給端子から各pMISFETのドレインに電流が流れ込むことにより、内部回路の保護作用が行なわれる。ただし、図11におけるpMISFET及び電源電圧供給端子は設けずに、接地端子に接続されるnMISFET群のみを設けても、正負いずれの静電気等に対する保護作用を行なわせることが可能である。逆に、図11におけるnMISFET及び接地端子は設けずに、電原電圧供給端子に接続されるpMISFET群のみを設けても、正負いずれかの静電気等に対して保護作用を行なわせることが可能である。
【0028】
以下の各実施形態においては、保護回路のnMISFETの構造及び製造工程を、他の回路のトランジスタの構造及び製造工程との関連において説明するが、保護回路のpMISFETについては、nMISFETと導電型を逆にすることによって、各実施形態と同じ作用効果を得ることができる。
【0029】
(第1の実施形態)
図1(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図2(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図1(a)〜図2(b)においては、静電破壊に対する保護用のMISトランジスタ(保護用MIS型素子)が形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタ(内部回路用MIS型素子)が形成されるI/O領域Aioと、ロジック回路用のMISトランジスタ(内部回路用MIS型素子)が形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0030】
なお、図1(b),図2(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0031】
まず、図1(a)に示す工程で、Si基板1に、各回路領域Aes,Aio,Algを囲む,深さが約250〜350nmのSTI2(素子分離)を形成する。その後、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))を、ドーズ量,加速電圧が相異なる3つの条件で3回に分けて注入する。まず、加速電圧が約260〜300keV,ドーズ量が約1×1013〜2×1013atms・cm−2の条件によるイオン注入により、Si基板1の深部(STI2よりも深い領域)に、ラッチアップ防止用の下段ウェル(図示せず)を形成する。次に、加速電圧が約100〜140keV,ドーズ量が約4×1012〜8×1012atms・cm−2の条件によるイオン注入により、Si基板1のSTI2の底部とほぼ同じ深さの領域にチャネルストッパとして機能する中段ウェル(図示せず)を形成する。次に、加速電圧が約40〜50keV,ドーズ量が約2×1012〜10×1012atms・cm−2の条件によるイオン注入により、Si基板1のチャネルとなる領域(STI2の底部よりも浅い領域)に閾値制御のための上段ウェル(=チャネル領域,図示せず)を形成する。その後、フォトレジスト膜(図示せず)を注入マスクとしてロジック回路領域Algのみにフッ化ボロンイオン(BF2 +)(またはボロンイオン(B+ ))を、加速電圧が40〜50keV,ドーズ量が約1×1012〜10×1012atms・cm−2の条件で注入して、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェル(=チャネル領域,図示せず)を形成する。理解を容易にするために、これらのウェル図示は原則として省略する。
【0032】
次に、イオン注入用フォトレジスト膜を除去してから、熱酸化法により、各回路領域Aes,Aio,Algの上に厚みが約6nmのシリコン酸化膜を形成する。その後、保護回路領域Aes及び周辺回路領域Aioを覆うエッチングマスクとなるフォトレジスト膜(図示せず)を形成してから、ロジック回路領域Alg上のシリコン酸化膜のみをウェットエッチによって除去する。そして、この保護回路領域Aes及び周辺回路領域Aioを覆うフォトレジスト膜(エッチングマスク)を除去してから、再びSi基板1の表面の熱酸化を行なう。これにより、保護回路領域Aes及び周辺回路領域Aioには、厚みが約7nmのシリコン酸化膜が形成される一方、ロジック回路領域Algには、厚みが約2.8nmのシリコン酸化膜が形成される。
【0033】
その後、基板上に厚みが約180〜250nmのポリシリコン膜を堆積し、リソグラフィ工程及びドライエッチング工程により、ポリシリコン膜及びシリコン酸化膜をパターニングして、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。これにより、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aが形成される一方、ロジック領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bが形成される。
【0034】
次に、図1(b)に示す工程で、保護回路領域Aesのドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜101を形成し、このフォトレジスト膜101及びゲート電極4をマスクとするイオン注入を行なう。まず、傾き角(本明細書において、「傾き角」とは、Si基板の主面に垂直な方向からの傾き角をいう)が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6b(LDD(Lightly Doped Drain )領域)を形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜101を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0035】
次に、図2(a)に示す工程で、フォトレジスト膜101を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜102を形成し、このフォトレジスト膜102及びゲート電極4をマスクとするイオン注入を行なう。
【0036】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうち、ソース側活性領域とロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタのソース側エクステンション領域8aを形成する。この時、保護回路領域Aes内のソース側エクステンション領域8aはSi基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域8aと、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0037】
次に、フォトレジスト膜102を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタのソース側エクステンション領域8aの側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0038】
次に、図2(b)に示す工程で、フォトレジスト膜102を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bやエクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0039】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0040】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図2(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成されたソース側エクステンション8aとを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0041】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は、1×1020〜5×1020atms・cm−3であり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、ポケット領域7a,7bの不純物濃度は1×1017〜3×1017atms・cm−3である。また、周辺回路領域Aioに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は、1×1020〜5×1020atms・cm−3であり、低濃度ソース・ドレイン領域6a,6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、ポケット領域7a,7bの不純物濃度は1×1017〜2×1018atms・cm−3である。また、ロジック回路領域Algに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10bの不純物濃度は1×1020〜5×1020atms・cm−3であり、エクステンション領域8a,8bの不純物濃度は、1×1019〜1×1020atms・cm−3であり、ポケット領域7a,7bの不純物濃度は7×1017〜2×1018atms・cm−3である。
【0042】
−LDD構造と本発明との比較−
ここで、図13に示す従来のLDD型MISトランジスタは、本実施形態の周辺回路領域Aioに配置されるMISトランジスタと同様に、ソース側及びドレイン側の双方に同じ濃度の不純物を含む低濃度ソース・ドレイン領域6a,6bを有している。
【0043】
それに対し、本実施形態における保護回路領域AesのMISトランジスタは、ロジック回路領域Alg内のMISトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域8aと、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0044】
本実施形態の保護回路領域Aesに配置されるMISトランジスタは、低濃度ドレイン領域6bを有していることにより、トランジスタの動作時におけるドレイン領域10b近傍の電界は緩和され、ホットキャリア耐性は図13に示す従来のLDD型MISトランジスタと同等に維持される一方、低濃度ドレイン領域6bよりも高濃度の不純物がドープされたソース側エクステンション領域8aを有していることにより以下に説明するような作用効果を発揮することができる。
【0045】
図12は、図11に示すような保護回路に配置される本実施形態のMISトランジスタと従来のLDD型MISトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【0046】
図12に示すように、保護用MISトランジスタは、サージ電圧が入力したときに、pn接合部がブレークダウンして負性抵抗部を経た後、寄生バイポーラトランジスタが作動するという順序の挙動を示す。
【0047】
そして、本実施形態の保護回路領域Aesに配置されるnチャネル型MISトランジスタは、低濃度ドレイン領域6bよりも高濃度の不純物がドープされたソース側エクステンション領域8aを有しているので、トランジスタの動作時におけるソース領域10a付近の電界は急峻である。また、ソース側エクステンション領域8aの抵抗は、低濃度ソース・ドレイン領域6a,6bに比べると小さくなる。そのために、本実施形態の保護回路領域Aesに配置されるMISトランジスタでは、従来のLDD型MISトランジスタ(図12の特性線L1参照)に比べると、寄生バイポーラトランジスタ動作が開始される電圧が低下する(図12の特性線L2参照)。そして、本実施形態の保護回路領域Aesに配置されるMISトランジスタのドレイン電圧−ドレイン電流特性は、従来のLDD型MISトランジスタ(図12の特性線L1参照)よりも、低電圧側に移動するので(特性線L2参照)、より多量の電流を逃すことが可能になり、かつ、MISトランジスタの熱破壊点に達するまでの時間も長くなる。
【0048】
したがって、本実施形態のMIS型半導体装置により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【0049】
しかも、図1(a)〜図2(b)に示す製造方法により、保護回路領域Aesに図13に示すLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0050】
(第2の実施形態)
図3(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図4(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図3(a)〜図4(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0051】
なお、図3(b),図4(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0052】
まず、図3(a)に示す工程で、第1の実施形態における図1(a)に示す工程と同じ工程を行なう。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0053】
次に、図3(b)に示す工程で、保護回路領域Aesと周辺回路領域Aioとを開口したフォトレジスト膜111を形成し、このフォトレジスト膜111及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、保護回路領域Aes内及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜111を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0054】
次に、図4(a)に示す工程で、フォトレジスト膜111を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜112を形成し、このフォトレジスト膜112及びゲート電極4をマスクとするイオン注入を行なう。
【0055】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうちソース側活性領域と、ロジック回路領域Algとに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタの低濃度ソース領域6aにn型不純物を追加注入して中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタのソース側エクステンション領域8aよりもさらに高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0056】
次に、フォトレジスト膜112を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0057】
次に、図4(b)に示す工程で、フォトレジスト膜112を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bやエクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0058】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0059】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図4(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0060】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びポケット領域7a,7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1019〜1×1020atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0061】
このように、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0062】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0063】
しかも、図3(a)〜図4(b)に示す製造方法により、保護回路領域Aesに図13に示すLDD型MISトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【0064】
(第3の実施形態)
図5(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図6(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図5(a)〜図6(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0065】
なお、図5(a),図5(b),図6(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0066】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0067】
次に、図5(a)に示す工程で、保護回路領域Aesと周辺回路領域Aioとを開口したフォトレジスト膜121を形成し、このフォトレジスト膜121及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、保護回路領域Aes内及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜121を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes及び周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0068】
次に、図5(b)に示す工程で、フォトレジスト膜121を除去してから、ロジック回路領域Algとを開口したフォトレジスト膜122を形成し、このフォトレジスト膜122及びゲート電極4をマスクとするイオン注入を行なう。
【0069】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、ロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成する。
【0070】
次に、フォトレジスト膜122を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0071】
次に、図6(a)に示す工程で、フォトレジスト膜122を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜123を形成し、このフォトレジスト膜123及びゲート電極4をマスクとするイオン注入を行なう。
【0072】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件(つまり、比較的高濃度の条件で)で、保護回路領域Aes内においてソース側活性領域に砒素イオン(As+ )(又はリンイオン(P+ ))を注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0073】
次に、フォトレジスト膜123を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7a’を形成する。
【0074】
次に、図6(b)に示す工程で、フォトレジスト膜123を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0075】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0076】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図6(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a’,7bを備えている。
【0077】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びドレイン側ポケット領域7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1019〜211020atms・cm−3であり、ソース側ポケット領域7aの不純物濃度は、1×1018〜5×1018atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0078】
このように、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0079】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0080】
特に、図6(a)の斜め注入を行なうことにより、保護用のMISトランジスタと、I/O回路用のMISトランジスタとを切り分けて形成することが可能となるので、各MISトランジスタの性能に適した構造をそれぞれ実現することができる。
【0081】
(第4の実施形態)
図7(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図8(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図7(a)〜図8(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0082】
なお、図7(a),図7(b),図8(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0083】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0084】
次に、図7(a)に示す工程で、保護回路領域Aesのうちドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜131を形成し、このフォトレジスト膜131及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜131を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1×1012〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0085】
次に、図7(b)に示す工程で、フォトレジスト膜131を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域と、ロジック回路領域Algとを開口したフォトレジスト膜132を形成し、このフォトレジスト膜132及びゲート電極4をマスクとするイオン注入を行なう。
【0086】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、保護回路領域Aesに形成されたゲート電極4とSTI2との間の領域のうち、ソース側活性領域とロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成するとともに、保護回路領域Aes内のMISトランジスタのソース側エクステンション領域8aを形成する。この時、保護回路領域Aes内のソース側エクステンション領域8aはSi基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。
【0087】
次に、フォトレジスト膜132を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタのソース側エクステンション領域8aの側部及び下部を囲むソース側ポケット領域7aと、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0088】
次に、図8(a)に示す工程で、フォトレジスト膜132を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜133を形成し、このフォトレジスト膜133及びゲート電極4をマスクとするイオン注入を行なう。
【0089】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件で、保護回路領域Aes内においてソース側エクステンション領域8aに砒素イオン(As+ )(又はリンイオン(P+ ))を追加注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bよりもさらに高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0090】
次に、フォトレジスト膜133を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に追加注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7a’を形成する。
【0091】
次に、図8(b)に示す工程で、フォトレジスト膜133を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1×1015〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0092】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0093】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図8(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a’,7bを備えている。
【0094】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びドレイン側ポケット領域7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1020〜2×1020atms・cm−3であり、ソース側ポケット領域7aの不純物濃度は、1×1018〜5×1018atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0095】
そして、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0096】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0097】
(第5の実施形態)
図9(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。図10(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図9(a)〜図10(b)においては、静電破壊に対する保護用のMISトランジスタが形成される保護回路領域Aesと、周辺回路(I/O回路)用のMISトランジスタが形成されるI/O領域Aioと、ロジック回路用のMISトランジスタが形成されるロジック回路領域Algとが図示されている。ただし、Si基板1には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Aes,Aio,Algは、一般にはSi基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Aes,Aio,Algが互いに隣接しているかのように表されている。さらに、本実施形態においては、MISトランジスタとしてnチャネル型MISトランジスタ(nMISFET)のみを示すが、各回路領域Aes,Aio,Algには、pチャネル型MISトランジスタも配置されている。
【0098】
なお、図9(a),図9(b),図10(a)に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【0099】
本実施形態においても、第1の実施形態に示す図1(a)に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Si基板1に、STI2(素子分離)と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Rlgに配置されるMISトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Aes,Aio,Algに、ゲート絶縁膜3とゲート電極4とを形成する。ただし、保護回路領域Aes及び周辺回路領域Aioには厚みが約7nmの比較的厚いシリコン酸化膜からなるゲート絶縁膜3aを、ロジック回路領域Algには厚みが2.8nmの比較的薄いシリコン酸化膜からなるゲート絶縁膜3bを形成する。
【0100】
次に、図9(a)に示す工程で、保護回路領域Aesのうちドレイン側活性領域からゲート電極4のほぼ半分に亘る領域と、周辺回路領域Aioとを開口したフォトレジスト膜141を形成し、このフォトレジスト膜141及びゲート電極4をマスクとするイオン注入を行なう。まず傾き角が約20〜30°,加速電圧が30〜50keV,ドーズ量が1×1013〜3×1013atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、リンイオン(P+ )を注入して、周辺回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bを形成する。その後、フォトレジスト膜141を残したまま、傾き角が約20〜30°,加速電圧が約20〜30keV,ドーズ量が約1〜5×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、Si基板1内に、ボロンイオン(B+ )(又はフッ化ボロンイオン(BF2 +))をSi基板1内に注入して、Si基板1内において保護回路領域Aes内のMISトランジスタの低濃度ドレイン領域6bの側部及び下部を囲むドレイン側ポケット領域7bを形成するとともに、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bの側部及び下部を囲むポケット領域7a,7bを形成する。
【0101】
次に、図9(b)に示す工程で、フォトレジスト膜141を除去してから、ロジック回路領域Algとを開口したフォトレジスト膜142を形成し、このフォトレジスト膜142及びゲート電極4をマスクとするイオン注入を行なう。
【0102】
まず、加速電圧が5〜10keV,ドーズ量が2×1014〜10×1014atms・cm−2の条件(つまり、比較的高濃度のドーズ量)で、ロジック回路領域Algに砒素イオン(As+ )を注入して、ロジック回路領域Alg内のMISトランジスタのエクステンション領域8a,8bを形成する。
【0103】
次に、フォトレジスト膜142を残したままで、傾き角が約20〜30°,加速電圧が約40〜60keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、ロジック回路Alg内のMISトランジスタのエクステンション領域8a,8bの下部及び側部を囲むポケット領域7a,7bを形成する。
【0104】
次に、図10(a)に示す工程で、フォトレジスト膜142を除去してから、保護回路領域Aesのうちソース側活性領域からゲート電極4のほぼ半分に亘る領域を開口したフォトレジスト膜143を形成し、このフォトレジスト膜143及びゲート電極4をマスクとするイオン注入を行なう。
【0105】
まず、傾き角が約10〜35°,加速電圧が5〜10keV,ドーズ量が1×1014〜8×1014atms・cm−2の条件(つまり、比較的高濃度の条件で)で、保護回路領域Aes内においてソース側活性領域に砒素イオン(As+ )(又はリンイオン(P+ ))を注入して、中濃度ソース領域8a’を形成する。この時、保護回路領域Aes内の中濃度ソース領域8a’は、Si基板1のうちゲート電極4の端部の直下方に位置する領域からSTI2に隣接する領域に亘って形成されている。つまり、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio内のMISトランジスタの低濃度ソース・ドレイン領域6a,6bよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、低濃度の不純物がドープされた低濃度ドレイン領域6bとを有することになる。
【0106】
次に、フォトレジスト膜143を残したままで、傾き角が約10〜35°,加速電圧が約50〜70keV,ドーズ量が約5×1012〜10×1012atms・cm−2,4ステップの条件による斜めイオン注入法により、フッ化ボロンイオン(BF2 +)(又はボロンイオン(B+ ))をSi基板1内に注入して、保護回路領域Aes内のトランジスタの中濃度ソース領域8a’の側部及び下部を囲むソース側ポケット領域7aを形成する。
【0107】
次に、図10(b)に示す工程で、フォトレジスト膜143を除去した後、基板上に厚み80〜100nmのシリコン酸化膜を堆積してから、異方性エッチング(ドライエッチング)により、シリコン酸化膜をエッチバックして、ゲート電極4の側面を覆うサイドウォール9を形成する。次に、サイドウォール9とゲート電極4をマスクとしてイオン注入を行なう。まず、加速電圧が約15〜25keV,ドーズ量が約1×1014〜5×1014atms・cm−2の条件で砒素イオン(As+ )を注入し、その後、加速電圧が約40〜60keV,ドーズ量が約1〜8×1015atms・cm−2の条件で再度砒素イオン(As+ )を注入し、最後に、加速電圧が約40〜60keV,ドーズ量が約3×1013〜6×1013atms・cm−2の条件で、リンイオン(P+ )を注入する。これにより、各回路領域Aes,Aio,AlgのMISトランジスタに、低濃度ソース・ドレイン領域6a,6bや、中濃度ソース領域8a’や、エクステンション領域8a,8bよりも不純物濃度が高く,かつ拡散深さの深い高濃度ソース・ドレイン領域10a,10bを形成する。
【0108】
その後の工程は図示しないが、熱処理を施してSi基板1内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各MISトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【0109】
以上の工程により形成された集積回路装置(MIS型半導体装置)において、保護回路領域Aes内のMISトランジスタは、図6(b)に示すように、Si基板1の活性領域上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3aの上に形成されたゲート電極4と、ゲート電極4の側面を覆うサイドウォール9と、Si基板1のうちゲート電極9の両側方に位置する領域に形成された高濃度ソース・ドレイン領域10a,10bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ドレイン領域10bの内方側端部に接して形成された低濃度ドレイン領域6bと、Si基板1のうち高濃度ソース・ドレイン領域10a,10b間に位置する領域で高濃度ソース領域10aの内方側端部に接して形成された中濃度ソース領域8a’とを備えている。なお、保護回路領域Aes内のMISトランジスタは、周辺回路領域Aio及びロジック回路領域Algの各MISトランジスタと同様に、パンチスルーストッパとして機能するポケット領域7a,7bを備えている。
【0110】
ここで、保護回路領域Aesに配置されるMISトランジスタにおいては、高濃度ソース・ドレイン領域10a,10b及びポケット領域7a,7bの不純物濃度は、第1の実施形態と同じであり、低濃度ドレイン領域6bの不純物濃度は、1×1018〜2×1018atms・cm−3であり、中濃度ソース領域8a’の不純物濃度は、1×1020〜2×1020atms・cm−3である。また、周辺回路領域Aio及びロジック回路に配置されるMISトランジスタの各部における不純物濃度は、第1の実施形態と同じである。
【0111】
そして、本実施形態における保護回路用のMISトランジスタは、ロジック回路領域Alg内のMISトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域8a’と、周辺回路領域AioのMISトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域6bとを有している。
【0112】
したがって、本実施形態のMIS型半導体装置によっても、第1の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【0113】
特に、図10(a)の斜め注入を行なうことにより、保護用のMISトランジスタと、I/O回路用のMISトランジスタとを切り分けて形成することが可能となるので、各MISトランジスタの性能に適した構造をそれぞれ実現することができる。
【0114】
【発明の効果】
本発明のMIS型半導体装置又はその製造方法によると、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【図面の簡単な説明】
【図1】(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図2】(a),(b)は、本発明の第1の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図3】(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図4】(a),(b)は、本発明の第2の実施形態に係るMIS型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図5】(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図6】(a),(b)は、本発明の第3の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図7】(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図8】(a),(b)は、本発明の第4の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図9】(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち低濃度ソース・ドレイン領域,エクステンション領域などを形成する工程を示す断面図である。
【図10】(a),(b)は、本発明の第5の実施形態に係るMIS型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図11】本発明において用いる一般的な保護回路の構成を示す電気回路図である。
【図12】保護回路に配置される本実施形態のMISトランジスタと従来のLDD型MISトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【図13】ホットエレクトロンの発生を抑制し耐圧を向上させる構造として一般的に用いられている従来のLDD型のMISトランジスタの構造を示す断面図である。
【符号の説明】
1 Si基板
2 STI
3 ゲート絶縁膜
4 ゲート電極
5 ポケット領域
6a 低濃度ソース領域
6b 低濃度ドレイン領域(第1の拡散領域)
7a,7b ポケット領域
8a エクステンション領域(第2の拡散領域)
8b エクステンション領域
8a’中濃度ソース領域(第2の拡散領域)
9 サイドウォール
10 高濃度ソース・ドレイン領域
101〜102 フォトレジスト膜(マスク)
111〜112 フォトレジスト膜(マスク)
121〜123 フォトレジスト膜(マスク)
131〜133 フォトレジスト膜(マスク)
141〜143 フォトレジスト膜(マスク)
Claims (10)
- 半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置であって、
上記保護用MIS型素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記ゲート電極の側面を覆うサイドウォールと、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ドレイン領域に隣接する領域に設けられ、上記ドレイン領域よりも低濃度の第1導電型不純物を含む第1の拡散領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域に隣接する領域に設けられ、上記ソース領域よりも低濃度で、上記第1の拡散領域よりも高濃度の第1導電型不純物を含む第2の拡散領域と
を備えているMIS型半導体装置。 - 請求項1記載のMIS型半導体装置において、
上記保護用MIS型素子の第2の拡散領域は、1×1019cm−3以上で2×1020cm−3以下の濃度範囲内にある不純物を含んでいることを特徴とするMIS型半導体装置。 - 請求項1又は2記載のMIS型半導体装置において、
上記内部回路用素子は、周辺回路用素子とロジック回路用素子とを含み、
上記周辺回路用素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第1の拡散領域と実質的に同じ濃度の第1導電型不純物を含むLDD領域とを備え、
上記ロジック回路用素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第1導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ,かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用MIS型素子の上記第2の拡散領域と実質的に同じ濃度の第1導電型不純物を含むエクステンション領域とを備えている
ことを特徴とするMIS型半導体装置。 - 半導体基板に、内部回路に配置される内部回路用MIS型素子と、上記内部回路を保護するための保護回路に配置される保護用MIS型素子とを設けてなるMIS型半導体装置の製造方法であって、
上記半導体基板の活性領域を囲む素子分離を形成する工程(a)と、
上記半導体基板の活性領域の上に、上記保護用MIS型素子のゲート絶縁膜及びゲート電極を形成する工程(b)と、
上記半導体基板のうち上記ゲート電極の一方の側方に位置する領域に第1導電型不純物のイオンを注入して、第1の拡散領域を形成する工程(c)と、
上記半導体基板のうち上記ゲート電極の他方の側方に位置する領域に、上記工程(c)におけるよりも高濃度の第1導電型不純物のイオンを注入して、第2の拡散領域を形成する工程(d)と、
上記ゲート電極の側面を覆うサイドウォールを形成する工程(e)と、
上記工程(e)の後で、上記半導体基板のうち上記第1,第2の拡散領域と上記素子分離との間に位置する領域に上記工程(c)及び(d)よりも高濃度の第1導電型不純物を導入して、高濃度ソース・ドレイン領域を形成する工程(f)と
を含むMIS型半導体装置の製造方法。 - 請求項4記載のMIS型半導体装置の製造方法において、
上記内部回路用MIS型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記周辺回路用素子のLDD領域を形成し、
上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成することを特徴とするMIS型半導体装置の製造方法。 - 請求項5記載のMIS型半導体装置の製造方法において、
上記工程(b)の後で上記工程(e)の前に、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域に加重的にイオン注入を行なう工程をさらに含むことを特徴とするMIS型半導体装置の製造方法。 - 請求項4記載のMIS型半導体装置の製造方法において、
上記内部回路用MIS型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、
上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成するとともに、2回のイオン注入により上記第2の拡散領域を形成することを特徴とするMIS型半導体装置の製造方法。 - 請求項4記載のMIS型半導体装置の製造方法において、
上記内部回路用MIS型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程(c)では、上記保護用MIS型素子の活性領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、
上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上35°以下の方向からイオン注入を行なうことにより、2回のイオン注入により上記第2の拡散領域を形成するとともに、
上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むことを特徴とするMIS型半導体装置の製造方法。 - 請求項4記載のMIS型半導体装置の製造方法において、
上記内部回路用MIS型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程(a)では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程(b)では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程(c)では、上記保護用MIS型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用MIS型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第1の拡散領域及び上記周辺回路用素子のLDD領域を形成し、
上記工程(d)では、上記保護用MIS型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が10°以上で35°以下の方向からイオン注入を行なうことにより、上記第2の拡散領域を形成するとともに、
上記工程(b)の後で上記工程(e)の前に、上記ロジック回路用MIS型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むことを特徴とするMIS型半導体装置の製造方法。 - 請求項5〜9のうちいずれか1つに記載のMIS型半導体装置の製造方法において、
上記工程(c)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のドレイン側ポケット領域を形成する工程と、
上記工程(d)と同じマスクを用いて、上記第1導電型不純物のイオン注入よりも高エネルギーで第2導電型不純物のイオン注入を行なうことにより、上記保護用MIS型素子のソース側ポケット領域を形成する工程と
をさらに含むことを特徴とするMIS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003005333A JP2004221223A (ja) | 2003-01-14 | 2003-01-14 | Mis型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
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2003
- 2003-01-14 JP JP2003005333A patent/JP2004221223A/ja active Pending
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