KR100574357B1 - 벌크 펀치쓰루우를 억제하기 위한 모스 트랜지스터 - Google Patents
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Abstract
벌크 펀치쓰루우를 억제할 수 있는 MOS 트랜지스터가 개시되어 있다. MOS 트랜지스터는 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극과, 게이트 전극에 의해 서로 이격되어 기판의 표면에 형성된 소오스/드레인 영역, 그리고 소오스와 드레인 영역 사이에 형성되는 채널 영역의 깊이 방향에 따라 기판과 같은 도전형의 불순물로 이루어지면서 기판보다 높은 도핑 농도를 갖는 두 개 이상의 불순물 영역들을 구비한다. 드레인의 공핍층이 확장되는 기판의 벌크 영역에 기판 농도보다 높은 도핑 농도를 갖는 불순물 영역을 형성함으로써, 벌크 펀치쓰루우 및 서브-스레쉬홀드 전류를 억제할 수 있다.
Description
도 1은 통상적인 MOS 트랜지스터의 단면도이다.
도 2 및 도 3은 드레인 전압에 따른 드레인 영역의 공핍층 변화를 비교 도시한 개략도이다.
도 4는 본 발명의 바람직한 실시예에 의한, 메모리 셀 영역에 형성되는 NMOS 트랜지스터의 단면도이다.
도 5는 도 4의 채널 방향에 따른 불순물 농도의 분포도이다.
도 6은 도 4의 소오스/드레인 방향에 따른 불순물 농도의 분포도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제2 게이트 산화막
104 : Vt 조절용 불순물 영역 105 : PT 억제용 불순물 영역
106 : 게이트 전극 108 : n- 소오스/드레인 영역
110 : 스페이서 112 : 플러그 영역
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 벌크 펀치쓰루우(bulk punchthrough) 및 서브-스레쉬홀드 전류(subthreshold current)를 억제할 수 있는 MOS 트랜지스터에 관한 것이다.
도 1은 통상적인 MOS 트랜지스터의 단면도이다.
도 1을 참조하면, MOS 트랜지스터는 반도체 기판(10)의 상부에 게이트 산화막(12)을 개재하여 적층된 게이트 전극(14)과, 상기 게이트 전극(14)을 사이에 두고 서로 이격되어 기판(10)의 표면에 형성된 소오스(16a) 및 드레인(16b)으로 구성된다. 소오스(16a)는 캐리어(전자 또는 정공)를 공급하고, 드레인(16b)은 소오스(16a)로부터 공급된 캐리어를 밖으로 끌어내며, 게이트 전극(14)은 소오스(16a)와 드레인(16b)을 전기적으로 연결시키는 채널을 형성하는 역할을 한다. 상기 게이트 전극(14)의 측벽에는 스페이서(18)가 형성되어 있다.
반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 쇼트-채널 효과(short channel effect)라 하며, 그 대표적인 것이 역치전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
이러한 역치전압의 저하 이외에 펀치쓰루우 현상도 쇼트-채널 효과에 수반되는 큰 문제이다. 도 2 및 도 3을 참조하여 펀치쓰루우 현상을 설명하고자 한다.
도 2는 드레인 전압(Vd)이 3V일 때의 드레인 공핍층을 나타내며, 도 3은 드레인 전압이 7V일 때의 드레인 공핍층을 나타낸다.
도 2 및 도 3으로부터 알 수 있듯이, 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지게 된다. 따라서, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
또한, 역치전압의 저하나 펀치쓰루우에 수반해서 서브-스레쉬홀드 특성이 열화되는 것도 쇼트-채널화에 수반되는 현상이다. 서브-스레쉬홀드 특성이란 역치전압 근방 또는 그 이하의 전압을 게이트 전극에 인가했을 때 흐르는 약 반전상태에서의 드레인 전류와 게이트 전압의 관계를 나타내는 것으로, 이는 스위칭 소자로서의 트랜지스터의 성능을 결정하는 매우 중요한 특성이다. 서브-스레쉬홀드 특성의 기울기가 크면 클수록 소자를 도통시키는데 필요한 전압의 진폭이 작아도 되고, 고속·저소비 전력의 스위칭 동작이 가능해진다. 전하를 보존할 필요가 있는 메모리 소자 등에서는 서브-스레쉬홀드 특성이 좋지 않으면 누설 전류(이를 서브-스레쉬홀드 전류라 한다)에 의한 전하 소실이 일어나서 치명적인 동작불량을 일으키게 된 다.
쇼트-채널 MOS 트랜지스터의 경우, 펀치쓰루우가 일어날수록 드레인 전류에 의한 게이트 전압의 영향이 저하되어 서브-스레쉬홀드 전류가 증가하게 된다. 즉, 쇼트-채널화에 따라 펀치쓰루우가 일어나게 되면, 역치전압 이하의 게이트 전압에서도 드레인의 전계가 소오스 영역까지 확장되어 소오스와 벌크 기판 간의 전계 에너지 장벽이 줄어들게 된다. 이에 따라, 벌크 기판 쪽으로 서브-스레쉬홀드 전류가 급격히 증가하여 MOS 트랜지스터의 신뢰성에 치명적인 영향을 미치게 된다.
한편, 도 1의 구조를 갖는 MOS 트랜지스터에서는 그 전기적 특성을 확보하는 것은 매우 중요하며, 통상적으로 원하는 역치전압(Vt)을 확보하기 위하여 Vt 조절용 이온 주입을 실시하고 있다.
NMOS 트랜지스터의 경우에는 p형 기판 상에 n형으로 도핑된 게이트 전극이 형성되므로, p형 기판과 n형 게이트 전극 간의 일함수 차가 커서 역치전압이 낮아진다. 따라서, NMOS 트랜지스터에서는 통상 채널 영역에 기판과 같은 도전형의 불순물, 예컨대 보론(B)이나 불화붕소(BF2)를 이온주입하여 기판의 농도를 증가시킴으로써 역치전압을 높이고 있다. 현재는 MOS 트랜지스터의 펀치쓰루우 마진을 증가시키기 위하여 소오스/드레인 영역을 얕은 접합(shallow junction)으로 형성하고 있으므로, 보론(B)보다 이온주입의 투사범위(projected range)가 짧은 불화붕소(BF2)를 이용하여 Vt 조절용 이온주입을 실시하고 있다.
쇼트-채널 MOS 트랜지스터에서는 드레인 전압이 비교적 낮을 때, 기판 내부 에서는 드레인의 공핍층이 직접 소오스 측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소오스 근방의 전위장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치쓰루우(도 1의 S.P 참조)라 하는데, 불화붕소(BF2)에 의한 이용한 Vt 조절용 이온주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 역치전압을 조절하는 효과 뿐만 아니라 표면 펀치쓰루우를 억제하는 효과도 얻을 수 있다. 그러나, 드레인 전압이 증가함에 따라 드레인의 공핍층이 소오스 측까지 확대되어 기판 내부, 즉 벌크 영역에서 소오스와 드레인의 공핍층들이 직접 연결되는 벌크 펀치쓰루우(도 1의 B.P 참조)는 여전히 취약한 상태이므로, 벌크 경로를 통한 서브-스레쉬홀드 전류의 증가를 억제할 수 있는 방법이 요구된다.
따라서, 본 발명의 목적은 벌크 펀치쓰루우 및 서브-쓰레쉬홀드 전류를 억제할 수 있는 MOS 트랜지스터를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극; 상기 게이트 전극에 의해 서로 이격되어 상기 기판의 표면에 형성된 소오스/드레인 영역; 그리고 상기 소오스와 드레인 영역 사이에 형성된 채널 영역의 깊이 방향에 따라 상기 기판과 같은 도전형의 불순물로 이루어지면서 상기 기판보다 높은 도핑 농도를 갖는 두 개 이상의 불순물 영역들을 구비하는 것을 특징으로 하는 MOS 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 불순물 영역들은 채널 영역의 도핑 농도를 증가시키도록 기판의 표면에 형성된 제1 불순물 영역과, 소오스/드레인 영역의 접합 깊이보다 깊게 형성된 제2 불순물 영역을 포함한다. 상기 제2 불순물 영역은 소오스/드레인 영역의 공핍층 영역보다 깊게 형성하는 것이 바람직하다.
본 발명은 드레인의 공핍층이 확장되는 기판의 벌크 영역에 기판 농도보다 높은 도핑 농도를 갖는 불순물 영역을 형성함으로써, 벌크 펀치쓰루우에 강한 MOS 트랜지스터를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명의 바람직한 실시예에 의한, 메모리 셀 영역에 형성되는 NMOS 트랜지스터의 단면도이다. 일반적으로, 메모리 셀 영역에 형성되는 NMOS 트랜지스터는 드레인 포화 전류(Idsat)에 의해 결정되는 전류 구동 능력의 증가보다는 전류의 소실을 방지할 수 있는 특성을 갖는 것이 더 중요하다. 반면에, 메모리 셀 영역을 제외한 주변 회로부는 전체적인 칩의 성능을 좌우하기 때문에 NMOS 트랜지스터의 전류 구동 능력이 매우 중요하게 작용한다. 따라서, 이러한 특성을 동시에 만족시키기 위하여 메모리 셀 영역의 NMOS 트랜지스터는 접합 손상(junction damage)을 작게 만들수 있도록 단일(single) n- 소오스/드레인 접합으로 형성하고, 주변 회로부의 NMOS 트랜지스터는 LDD(lightly doped drain) 또는 DDD(double diffused drain) 구조의 소오스/드레인 접합으로 형성하고 있다.
도 4를 참조하면, p형 반도체 기판(100)에 통상의 웰 형성 공정, 예컨대 확산-웰 공정을 실시하여 NMOS 트랜지스터가 형성될 p웰 및 PMOS 트랜지스터가 형성될 n웰(도시되지 않음)을 형성한다. 이어서, 통상의 소자분리 공정을 실시하여 기판(100) 상에 액티브 영역들을 한정하기 위한 필드 산화막(도시되지 않음)을 형성한 후, 열산화(thermal oxidation) 공정에 의해 상기 액티브 영역 상에 제1 게이트 산화막(도시되지 않음)을 형성한다.
다음에, 불화붕소(BF2)를 이온주입하여 MOS 트랜지스터의 역치전압(Vt) 조절용 불순물 영역(104)을 형성한다. 바람직하게는, Vt 조절용 불순물 영역(104)은 불화붕소(BF2)를 1 내지 9.9 E12/cm2의 도즈량을 갖도록 40∼50keV의 에너지로 이온주입하여 기판(100)의 표면 쪽에 위치하도록 형성한다. 이때, Vt 조절용 이온주입 공정은 단일 이온주입 단계로 실시할 수도 있고, NMOS 트랜지스터와 PMOS 트랜지스터에 대해 별도의 마스킹 단계를 이용하여 실시할 수도 있다. 본 실시예는 NMOS 트랜지스터 영역을 별도로 오픈시키는 후자를 예시한다.
계속해서, 보론(B)을 이온주입하여 NMOS 트랜지스터의 펀치쓰루우(PT) 억제용 불순물 영역(105)을 형성한다. 바람직하게는, PT 억제용 불순물 영역(105)은 후속 공정에서 형성되어질 소오스/드레인의 접합 깊이보다 깊게 형성한다. 더욱 바람직하게는, PT 억제용 불순물 영역(105)은 드레인 전압의 증가에 따른 드레인 공핍층의 확장을 고려하여 소오스/드레인의 공핍층 영역보다 훨씬 깊은 위치에 형성되 도록 한다.
이어서, 상술한 이온주입 공정에 의해 손상을 입은 제1 게이트 산화막을 제거한 후, 다시 열산화 공정을 실시하여 액티브 영역 상에 제2 게이트 산화막(102)을 형성한다. 제2 게이트 산화막(102)은 통상의 실리콘 산화막으로 형성할 수도 있고, 나이트로스 옥사이드(N2O) 가스 및/또는 나이트릭 옥사이드(NO) 가스 분위기에서 옥시나이트라이드(oxynitride)를 성장시켜 형성할 수도 있다.
다음에, 결과물의 상부에 폴리실리콘층을 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 전극(106)을 형성한다. 게이트 전극(106)은 통상의 도핑 공정, 즉 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 n형으로 도핑한다. 또한, 필요할 경우 별도의 마스킹 단계를 거쳐 NMOS 트랜지스터의 게이트 전극은 n형으로 도핑하고 PMOS 트랜지스터의 게이트 전극은 p형으로 도핑할 수도 있다. 또한, 게이트 전극은 그 저항을 낮추기 위해 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드(polycide) 구조로 형성할 수도 있다.
이어서, n형 불순물, 예컨대 인(P)을 저농도로 블랭킷 이온주입하여 NMOS 트랜지스터의 n- 소오스/드레인 영역(108)을 형성한다. 이때, PMOS 트랜지스터에는 n형 불순물로 이루어진 펀치쓰루우 방지층(도시되지 않음)이 형성된다.
계속해서, 결과물의 상부에 실리콘 산화물과 같은 절연층을 증착하고 상기 절연층을 이방성 식각하여 게이트 전극(106)의 측벽에 스페이서(110)를 형성한다.
이어서, 사진 공정을 통해 메모리 셀 영역을 마스킹한 후, n형 불순물, 예컨 대 비소(As)를 고농도로 이온주입하여 주변 회로부의 NMOS 트랜지스터에 n+ 소오스/드레인 영역(도시되지 않음)을 형성한다. 메모리 셀 트랜지스터는 누설 전류를 적게 하는 것이 매우 중요하므로, 고농도의 n형 불순물이 주입되지 않도록 하는 것이 일반적이다.
이어서, 사진 공정을 통해 메모리 셀 영역을 오픈시킨 후, n형 불순물, 예컨대 인(P)을 이온주입하여 플러그 영역(112)을 형성한다. 플러그 영역(112)은 전 단계에서 실시되어진 스페이서 식각으로 인해 메모리 셀 영역의 n- 소오스/드레인(108)이 손실된 것을 보상하는 역할을 할 뿐만 아니라, 블랭킷으로 실시하는 Vt 조절용 이온주입에 의해 n- 소오스/드레인(108)의 공핍층 영역에 포인트 결함(point defect)이 남아있는 것을 큐어링하는 역할을 한다.
따라서, 본 발명에 의한 PT 억제용 불순물 영역(105)은 이러한 플러그 이온주입 단계를 고려하여 플러그 영역(112)의 공핍층 영역보다 아래에 위치하도록 형성하는 것이 가장 바람직하다. 즉, PT 억제용 이온주입의 에너지 및 도즈는 Vt 조절용 불순물 영역, n- 소오스/드레인 영역 및 플러그 영역의 도핑 프로파일을 모두 고려하여 적정 조건을 결정하여야 한다.
도 5는 도 4의 채널 방향에 따른 불순물 농도의 분포도이다.
도 5를 참조하면, 본 발명에 의한 NMOS 트랜지스터는 채널 영역의 깊이 방향에 따라 두 개의 농도 피크치를 갖는다. 즉, 첫 번째 피크치는 Vt 조절용 불순물 영역(104)에 의한 것으로, 채널 영역의 도핑 농도를 증가시켜 역치전압을 조절하고 표면 펀치쓰루우를 억제하는 역할을 한다. 두 번째 피크치는 PT 조절용 불순물 영역(105)에 의한 것으로, 벌크 기판의 도핑 농도를 증가시켜 벌크 경로를 통한 서브-스레쉬홀드 전류를 감소시키는 역할을 한다.
본 실시예에서는 두 번의 이온주입으로 Vt 조절용 불순물 영역(104)과 PT 조절용 불순물 영역(105)을 형성하는 것을 예시하였으나, 필요할 경우 2회 이상의 이온주입을 실시하여 채널 영역의 깊이 방향을 따라 두 개 이상의 농도 피크치를 형성하여 MOS 트랜지스터의 역치전압, 펀치쓰루우 및 드레인 전류 특성들을 원하는 값으로 조절할 수 있다.
도 6은 도 4의 소오스/드레인 방향에 따른 불순물 농도의 분포도이다.
도 6을 참조하면, 본 발명에 의한 PT 조절용 불순물 영역(105)은 드레인 전압의 증가에 따라 드레인 공핍층이 확장되는 것을 고려하여 소오스/드레인(108)의 공핍층 영역보다 훨씬 깊은 위치에 형성한다. 따라서, 드레인 전압을 증가시켜도 드레인 공핍층이 PT 조절용 불순물 영역(105)에 의해 소오스 측으로 확장되는 것이 억제되므로, 벌크 펀치쓰루우를 약화시키면서 벌크 경로를 통한 서브-스레쉬홀드 전류를 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 드레인의 공핍층이 확장되는 기판의 벌크 영역에 기판 농도보다 높은 도핑 농도를 갖는 불순물 영역을 형성한다. 이 불순물 영역은 벌크 펀치쓰루우를 억제하고 벌크 경로를 통한 서브-스레쉬홀드 전류를 감소시키는 역할을 하므로, MOS 트랜지스터의 신뢰성 및 스위칭 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극;상기 게이트 전극에 의해 서로 이격되어 상기 기판의 표면에 형성된 소오스/드레인 영역; 그리고상기 소오스와 드레인 영역 사이에 형성되는 채널 영역의 깊이 방향에 따라 상기 기판과 같은 도전형의 불순물로 이루어지면서 상기 기판보다 높은 도핑 농도를 갖는 두 개 이상의 불순물 영역들을 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 제1항에 있어서, 상기 불순물 영역들은 상기 채널 영역의 도핑 농도를 증가시키도록 상기 기판의 표면에 형성된 제1 불순물 영역과, 상기 소오스/드레인 영역의 접합 깊이보다 깊게 형성된 제2 불순물 영역을 포함하는 것을 특징으로 하는 MOS 트랜지스터.
- 제2항에 있어서, 상기 제2 불순물 영역은 상기 소오스/드레인 영역의 공핍층 영역보다 깊게 형성된 것을 특징으로 하는 MOS 트랜지스터.
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