KR20150122295A - 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 - Google Patents
고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 Download PDFInfo
- Publication number
- KR20150122295A KR20150122295A KR1020140047932A KR20140047932A KR20150122295A KR 20150122295 A KR20150122295 A KR 20150122295A KR 1020140047932 A KR1020140047932 A KR 1020140047932A KR 20140047932 A KR20140047932 A KR 20140047932A KR 20150122295 A KR20150122295 A KR 20150122295A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- channel
- work function
- hump
- threshold voltage
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000005669 field effect Effects 0.000 title description 2
- 229910044991 metal oxide Inorganic materials 0.000 title description 2
- 150000004706 metal oxides Chemical class 0.000 title description 2
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 12
- 150000002500 ions Chemical class 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000009467 reduction Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
본 발명은 고전압 MOSFET 및 이의 제조방법과 문턱전압이하 험프 개선 방법에 관한 것으로서, 격리 영역과 채널 영역으로 구분되어 있는 반도체 기판과, 격리 영역의 상부 코너(Top Corner)에서 게이트 일함수가 국부적으로 변경되어 형성된 게이트와, 채녈 영역에 형성된 소스 및 드레인을 포함하고, 이의 제조방법에 있어, 반도체 기판에 격리 영역과 채널 영역으로 구분 형성하고, 격리 영역을 포함한 채널 영역 상에 형성된 게이트에 이온 도핑한 후, 소스 및 드레인을 형성시, 격리 영역의 상부 코너(Top Corner)에 게이트 일함수가 국부적으로 변경된 불순물을 이온 주입한다. 본 발명에 따르면, 고전압 MOSFET의 게이트 일함수를 국부적으로 조절하여 기생 트랜지스터의 문턱전압을 높임으로써 기생 트랜지스터의 동작을 제한하여 문턱전압이하 험프를 제거할 수 있고, 역협채널폭효과와 단채널효과도 개선되어 소자 스케일링도 가능하다.
Description
본 발명은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것으로, 더욱 상세하게는 고전압 MOSFET에서 채널 끝에 존재하는 기생 트랜지스터에 의해 발생하는 문턱전압이하 험프(Subthreshold Hump) 및 역협채널폭효과(Inverse Narrow Width Effect)를 제거 및 감소시키는 고전압 MOSFET 및 이의 제조방법과 문턱전압이하 험프 개선 방법에 관한 것이다.
고성능 시스템온칩(System On a Chip)에서 다양한 기능을 구현하기 위해서 나노미터급 저전압 로직 MOSFET과 더불어 5V에서 100V이상의 고전압 MOSFET의 사용이 증가하고 있다. 제조비용의 감소를 위하여 칩면적을 감소시키기 위하여 소자 분리영역(isolation)의 크기 또한 감소되어야 한다. 그러므로 최근에는 일반적으로 STI(셀로우 트랜치 소자 분리막, Shallow Trench Isolation)을 이용하는데, STI는 저전압 MOSFET과 마찬가지로 고전압 MOSFET의 문턱전압이하 험프(Subthreshold Hump)를 야기할 수 있다. 문턱전압이하 험프는 채널 양단에 감소된 문턱전압을 가진 기생 트랜지스터에 의해서 발생하는데, 일반적으로 누설전류의 증가와 채널폭이 작아짐에 따라 문턱전압이 감소하는 역협채널폭효과(Inverse Narrow Width Effect)가 동반된다. 이러한 현상은 소자의 오동작과 누설전류 증가, 그리고 소자의 스케일링(Scaling)을 하는데 장애물이 되므로 작은 소자 구현이 어려워지게 된다. 문턱전압이하 험프는 채널 양단의 기생 트랜지스터의 문턱전압 감소로 인하여 발생하는데 주로 다음의 세 가지 원인으로 야기된다.
1. STI 상부 코너(Top Corner)에서의 전기장의 집중(Field Crowding)
2. STI 상부 코너의 게이트 산화막의 얇아짐현상(Gate Tinning)
3. 채널 양단에서의 채널 불순물 재분포(Boron Segregation)에 의한 도핑농도 감소
일반적으로 문턱전압이하의 험프를 제거하기 위하여 STI의 프로파일을 개선하기 위하여 공정을 변경하는 방법, 즉 상부 코너 라운딩 프로파일(Top Corner Rounding Profile) 개선, 후속 공정에서 필드산화막(Field Oxide)의 감소양을 줄이는 방법을 사용하고 있으나, 공정이 복잡하게 되어 제조비용이 증가하고, 제어가 어렵기 때문에 신규 공정에 STI를 적용할 때에는 많은 시간과 노력이 필요하다. 또한 채널 양단의 기생 MOSFET의 낮아진 문턱전압을 보상하기 위하여 추가적인 이온 주입을 사용하여 문턱전압이하의 험프를 개선하기도 하지만, 이 방법도 추가 공정에 대한 제조비용 증가는 피할 수 없다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 고전압 MOSFET에서 채널 끝에 존재하는 기생 트랜지스터에 의해 발생하는 문턱전압이하 험프(Subthreshold Hump) 및 역협채널폭효과(Inverse Narrow Width Effect)를 제거 및 감소시킬 수 있도록, 고전압 MOSFET의 게이트 일함수(Work-Function)를 레이아웃을 이용하여 국부적으로 조절함으로써 문턱전압을 높일 수 있도록 하는 고전압 MOSFET 및 이의 제조방법과 문턱전압이하 험프 개선 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 MOSFET은, 격리 영역과 채널 영역으로 구분되어 있는 반도체 기판; 상기 격리 영역의 상부 코너(Top Corner)에서 게이트 일함수가 국부적으로 변경되어 형성된 게이트; 및 상기 채녈 영역에 형성된 소스 및 드레인을 포함하는 것을 특징으로 한다.
이 때, 상기 게이트 일함수의 변경은, 상기 게이트의 상보적인 소자의 소스/드레인(Source/Drain) 이온 주입을 통해 이루어진다.
한편, 본 발명의 고전압 MOSFET의 제조방법은, 반도체 기판에 격리 영역과 채널 영역으로 구분 형성하는 단계; 상기 격리 영역을 포함한 상기 채널 영역 상에 형성된 게이트에 이온 도핑하는 단계; 및 소스 및 드레인을 형성시, 상기 격리 영역의 상부 코너(Top Corner)에 게이트 일함수가 국부적으로 변경된 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 한다.
이 때, 상기 게이트 일함수의 변경은, 상기 게이트의 상보적인 소자의 소스/드레인(Source/Drain) 이온 주입을 통해 이루어진다.
한편, 본 발명의 고전압 MOSFET의 문턱전압이하 험프 개선 방법은, 고전압 MOSFET의 문턱전압이하의 험프(Hump)를 제거하기 위해, 채널 영역 양단에서 게이트 일함수를 국부적으로 변경하여 문턱전압을 높이는 것을 특징으로 한다.
이 때, 상기 게이트 일함수의 변경은, 게이트의 상보적인 소자(N형 소자일 때 P형, P형 소자일 때 N형)의 소스/드레인(Source/Drain) 이온 주입을 이용한다.
상술한 바와 같이, 본 발명에 의한 고전압 MOSFET 및 이의 제조방법과 문턱전압이하 험프 개선 방법에 따르면, 고전압 MOSFET의 게이트 일함수를 국부적으로 조절하여 기생 트랜지스터의 문턱전압을 높임으로써 기생 트랜지스터의 동작을 제한하여 문턱전압이하 험프를 제거할 수 있다.
또한, 일함수 조절은 레이아웃으로 변경이 가능하므로 추가 실험에 대한 노력이나 제조비용의 증가없이 가능하다. 이로 인한 역협채널폭효과와 단채널효과도 개선되어 소자 스케일링도 가능하다.
그리고, 최신 나노미터급 공정에 적용된 고전압 MOSFET에서도 적용이 가능하다.
도 1은 기존의 N형 고전압 MOSFET 구조 및 레이아웃이다.
도 2는 기존의 고전압 MOSFET(도 1) Y-Y' 단면도이다.
도 3은 기존의 고전압 MOSFET의 문턱전압이하의 험프 특성을 나타낸 그래프이다.
도 4는 기존의 고전압 MOSFET의 모델이다.
도 5는 본 발명의 일 실시예에 의한 고전압 MOSFET 레이아웃이다.
도 6은 본 발명의 일 실시예에 의한 고전압 MOSFET(도 5) Y-Y' 단면도이다.
도 7은 본 발명의 일 실시예에 의한 고전압 MOSFET의 문턱전압이하의 험프 특성을 나타낸 그래프이다.
도 8은 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 폭에 따른 문턱전압 특성을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 길이에 따른 문턱전압 특성을 나타낸 그래프이다.
도 2는 기존의 고전압 MOSFET(도 1) Y-Y' 단면도이다.
도 3은 기존의 고전압 MOSFET의 문턱전압이하의 험프 특성을 나타낸 그래프이다.
도 4는 기존의 고전압 MOSFET의 모델이다.
도 5는 본 발명의 일 실시예에 의한 고전압 MOSFET 레이아웃이다.
도 6은 본 발명의 일 실시예에 의한 고전압 MOSFET(도 5) Y-Y' 단면도이다.
도 7은 본 발명의 일 실시예에 의한 고전압 MOSFET의 문턱전압이하의 험프 특성을 나타낸 그래프이다.
도 8은 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 폭에 따른 문턱전압 특성을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 길이에 따른 문턱전압 특성을 나타낸 그래프이다.
본 발명은 여러 가지 소자가 사용되는 시스템온칩에서 다른 소자에 영향을 주지 않고, 공정 추가 및 비용 추가 없이 고전압 MOSFET에서 기생 트랜지스터의 형성을 억제시켜 문턱전압이하의 험프를 개선하는 방법을 개시한다. 특히 고전압 MOSFET의 게이트 일함수(Work-Function)를 채널 양단에 국부적으로 조절하여 문턱전압을 높임으로써 문턱전압이하 험프를 제거할 수 있다. 게이트 일함수는 상보적인 소자(N형 및 P형)의 소스/드레인(Source/Drain) 이온 주입을 이용하므로 공정의 추가 없이 레이아웃(Layout) 설계 기법만 사용하여 적용이 가능하다.
이하, 본 발명의 고전압 MOSFET 및 이의 제조방법과 문턱전압이하 험프 개선 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
먼저, 기존 기술에 대해 설명한 후, 본 발명에 대해 설명하기로 한다.
도 1은 기존의 N형 고전압 MOSFET 구조 및 레이아웃(Layout)이다.
도 1을 참조하면, N형 고전압 MOSFET은 고전압에서 동작하기 위하여 높은 항복전압(Breakdown Voltage)을 유지해야 하므로 저전압 MOSFET과 비교하여 상당히 낮은 농도의 P형웰(p-well)과 소스/드레인(Source/Drain)영역에 드리프트(n-drift) 접합을 가진 EDMOSFET(Extended-Drain MOSFET) 구조를 가지고 있다. 게이트(gate)는 소스/드레인 이온주입을 이용한 N형으로 도핑된 폴리실리콘(n+ poly-Si)이다. 소스/드레인 전극과 게이트 전극은 접합 저항을 줄이기 위하여 코발트 실리사이드(CoSi2)로 형성되어 있다. 레이아웃은 일반적인 MOSFET 구조와 크게 다르지 않지만, 소스/드레인 영역에 드리프트가 추가되어 구성되어 있다.
도 2는 기존의 고전압 MOSFET(도 1) Y-Y' 단면도이다.
도 2를 참조하면, 이러한 고전압 MOSFET 구조에서 소자 격리를 위하여 STI(Shallow Trench Isolation)를 적용하고 후속 제조 공정을 거치면 STI 상부 코너에서 게이트 산화막 얇아짐현상(Gate Oxide Tinning)이나 채널 불순물 재분포(Boron Segregation)로 인하여 채널 양단에 낮은 문턱전압을 가지는 기생 트랜지스터(Parasitic Edge Transistor)가 형성된다.
도 3은 기존의 고전압 MOSFET의 문턱전압이하의 험프(Subthreshold Hump) 특성을 나타낸 그래프이다.
도 3을 참조하면, 최근에는 STI의 형성 공정이 발전하여 STI 상부 코너 라운딩 프로파일(Top Corner Rounding Profile)에 문제가 많이 없어졌기 때문에 문턱전압 이하의 험프로 인한 심한 누설전류 증가는 보이지 않으나, 바디 전압이 증가함에 따라 문턱전압이하의 험프가 크게 보이는 것을 확인할 수 있다. 바디 전압 증가에 따라 험프가 증가하는 원인은 고전압 MOSFET과 기생 트랜지스터의 채널 불순물 농도와 게이트 산화막 두께 차이로 인한 문턱전압과 바디 효과 계수(Body Effect Coefficient : γ)가 서로 다르기 때문이다. 이 경우의 험프도 고전압 MOSFET이 적용된 회로에서 바디 전압이 인가되는 경우가 있기 때문에 개선되어야 한다.
도 4는 기존의 고전압 MOSFET의 모델이다.
도 4를 참조하면, 고전압은 실제 트랜지스터(실선)와 채널 양단끝의 기생 트랜지스터(점선)의 합으로 모델링할 수 있다. 문턱전압이하의 험프를 없애기 위해서는 기생 트랜지스터의 채널 불순물 재분포와 게이트 산화막 얇아짐현상으로 인해 낮아진 문턱전압을 증가시켜야 한다.
도 5는 본 발명의 일 실시예에 의한 고전압 MOSFET 레이아웃이다.
도 5를 참조하면, 기생 트랜지스터의 낮은 문턱전압을 증가시키기 위해서 폴리실리콘의 도핑 농도를 조절하여 게이트 일함수(Work-Function)를 조절할 수 있다. 하지만 추가의 이온 주입을 이용하면 제조비용이 증가하므로, P형 MOSFET에서 사용되는 소스/드레인 게이트 일함수를 조절하는 방법은 레이아웃 변경을 이용하기 때문에 추가의 실험이나, 제조비용의 증가없이 적용이 가능하다. 결과적으로 실제 트랜지스터의 채널 영역은 기존의 N형 폴리실리콘 게이트를 사용하고, 채널 양단의 게이트는 P형 폴리실리콘 게이트로 형성된다.
도 6은 본 발명의 일 실시예에 의한 고전압 MOSFET(도 5) Y-Y' 단면도이다.
도 6을 참조하면, 기생 트랜지스터가 형성되는 영역에 N형 대신 P형으로 도핑된 폴리실리콘 게이트가 형성되는 것이 표시되어 있다. 그러므로 제안하는 고전압 MOSFET에서 기생 트랜지스터의 문턱전압은 최대 실리콘의 밴드갭 차이(1.1V)까지 증가시킬 수 있다.
한편, 고전압 MOSFET의 제조에 있어, 먼저 반도체 기판에 격리 영역과 채널 영역으로 구분 형성하고, 격리 영역을 포함한 채널 영역 상에 형성된 게이트에 이온 도핑한다. 이후, 소스/드레인 형성시, 격리 영역의 상부 코너(Top Corner)에 게이트 일함수가 국부적으로 변경된 불순물을 이온 주입한다.
구체적으로, 반도체 기판을 격리 영역과 액티브 영역으로 구분한다. 이어서, 채널 영역의 반도체 기판 상에 게이트 산화막을 형성하고, 양측 채널 영역에 불순물을 이온 주입함과 동시에 소스/드레인을 형성한다. 이후, 게이트 산화막 위에 게이트 전극을 형성한다.
이 때, 게이트를 형성하는 과정에 있어, 게이트 산화막 위에 제1 도전형의 불순물을 도핑하여 도전막을 형성하고, STI를 제외한 영역에 형성된 마스크의 패터닝 공정 등을 통해 제2 도전형 불순물을 도핑한다. 제1 도전형 불순물과 제2 도전형 불순물은 상보적인 이온 주입이 이루어지게 된다. 즉, N형 소자일 때 P형 불순물, P형 소자일 때 N형 불순물의 이온 주입이 이루어지게 된다.
도 7은 본 발명의 일 실시예에 의한 고전압 MOSFET의 문턱전압이하의 험프 특성을 나타낸 그래프이다.
도 7을 참조하면, 기존의 고전압 MOSFET(Reference)과 비교하여 제안하는 고전압 MOSFET(Proposed)은 전체적으로 바디 전압이 증가하여도 험프특성이 개선된 것을 확인할 수 있다. 실제 고전압 MOSFET의 문턱전압보다 기생 트랜지스터의 문턱전압이 증가하여 고전압 MOSFET이 동작하는 동안에 기생 트랜지스터는 턴-온이 되지 않기 때문이다.
도 8은 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 폭(Channel Width)에 따른 문턱전압(VTH) 특성을 나타낸 그래프이다.
도 8을 참조하면, 기존의 고전압 MOSFET(Reference)은 채널 폭이 감소함에 따라 문턱전압이 감소하는 역협채널폭효과(Inverse Narrow Width Effect)를 보인다. 이것은 기생 트랜지스터의 문턱전압이 감소하여 문턱전압이하의 험프가 발생하는 근거로 볼 수 있다. 반면에 제안하는 고전압 MOSFET(Proposed)은 기생 트랜지스터의 문턱전압이 증가하였기 때문에 채널 폭이 감소함에 따라 문턱전압이 증가하는 협채널폭효과(Narrow Width Effect)를 갖는다.
도 9는 본 발명의 일 실시예에 의한 고전압 MOSFET의 채널 길이(Channel Length)에 따른 문턱전압(VTH) 특성을 나타낸 그래프이다.
도 9를 참조하면, 기존의 고전압 MOSFET(Reference)과 비교하여 제안하는 고전압 MOSFET(Proposed)은 채널 길이가 감소함에 따라 문턱전압의 감소가 적은 것을 볼 수 있다. 그러므로 제안하는 방법은 소자의 스케일링(Scaling)의 제한요소인 단채널효과(Short Channel Effect)도 감소시킬 수 있다. 따라서, 제안하는 고전압 MOSFET은 더 작은 채널 길이를 갖는 소자도 사용이 가능하다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
Claims (6)
- 격리 영역과 채널 영역으로 구분되어 있는 반도체 기판;
상기 격리 영역의 상부 코너(Top Corner)에서 게이트 일함수가 국부적으로 변경되어 형성된 게이트; 및
상기 채녈 영역에 형성된 소스 및 드레인을 포함하는 고전압 MOSFET.
- 제1항에 있어서,
상기 게이트 일함수의 변경은,
상기 게이트의 상보적인 소자의 소스/드레인(Source/Drain) 이온 주입을 통해 이루어지는 고전압 MOSFET.
- 반도체 기판에 격리 영역과 채널 영역으로 구분 형성하는 단계;
상기 격리 영역을 포함한 상기 채널 영역 상에 형성된 게이트에 이온 도핑하는 단계; 및
소스 및 드레인을 형성시, 상기 격리 영역의 상부 코너(Top Corner)에 게이트 일함수가 국부적으로 변경된 불순물을 이온 주입하는 단계를 포함하는 고전압 MOSFET의 제조방법.
- 제3항에 있어서,
상기 게이트 일함수의 변경은,
상기 게이트의 상보적인 소자의 소스/드레인(Source/Drain) 이온 주입을 통해 이루어지는 고전압 MOSFET의 제조방법.
- 고전압 MOSFET의 문턱전압이하의 험프(Hump)를 제거하기 위해, 채널 영역 양단에서 게이트 일함수를 국부적으로 변경하여 문턱전압을 높이는 고전압 MOSFET의 문턱전압이하 험프 개선 방법.
- 제5항에 있어서,
상기 게이트 일함수의 변경은, 게이트의 상보적인 소자(N형 소자일 때 P형, P형 소자일 때 N형)의 소스/드레인(Source/Drain) 이온 주입을 이용하는 고전압 MOSFET의 문턱전압이하 험프 개선 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140047932A KR20150122295A (ko) | 2014-04-22 | 2014-04-22 | 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140047932A KR20150122295A (ko) | 2014-04-22 | 2014-04-22 | 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150122295A true KR20150122295A (ko) | 2015-11-02 |
Family
ID=54599475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140047932A KR20150122295A (ko) | 2014-04-22 | 2014-04-22 | 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150122295A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109786379A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 用于改进扭结效应的金属栅极调制 |
| KR20200026717A (ko) * | 2018-08-29 | 2020-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 플로팅 게이트를 가진 플래시 메모리 구조 |
| US10861951B2 (en) | 2017-11-14 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor layout to reduce kink effect |
| US11239313B2 (en) | 2018-10-30 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated chip and method of forming thereof |
| US11810959B2 (en) | 2017-11-14 | 2023-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor layout to reduce kink effect |
-
2014
- 2014-04-22 KR KR1020140047932A patent/KR20150122295A/ko not_active Application Discontinuation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10861951B2 (en) | 2017-11-14 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor layout to reduce kink effect |
| US11810959B2 (en) | 2017-11-14 | 2023-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor layout to reduce kink effect |
| US11688784B2 (en) | 2017-11-14 | 2023-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor layout to reduce kink effect |
| US10971590B2 (en) | 2017-11-14 | 2021-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor layout to reduce kink effect |
| US10741555B2 (en) | 2017-11-15 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gate modulation to improve kink effect |
| CN109786379B (zh) * | 2017-11-15 | 2021-02-26 | 台湾积体电路制造股份有限公司 | 用于改进扭结效应的金属栅极调制 |
| CN109786379A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 用于改进扭结效应的金属栅极调制 |
| US10998315B2 (en) | 2017-11-15 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gate modulation to improve kink effect |
| US11063044B2 (en) | 2017-11-15 | 2021-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate modulation to improve kink effect |
| US11532621B2 (en) | 2017-11-15 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate modulation to improve kink effect |
| KR20190055717A (ko) * | 2017-11-15 | 2019-05-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 킹크 효과를 향상시키는 금속 게이트 모듈화 |
| US11107825B2 (en) | 2018-08-29 | 2021-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flash memory structure with enhanced floating gate |
| KR20200026717A (ko) * | 2018-08-29 | 2020-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 플로팅 게이트를 가진 플래시 메모리 구조 |
| US11239313B2 (en) | 2018-10-30 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated chip and method of forming thereof |
| US11923411B2 (en) | 2018-10-30 | 2024-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated chip and method of forming thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9871133B2 (en) | Lateral DMOS device with dummy gate | |
| US5998848A (en) | Depleted poly-silicon edged MOSFET structure and method | |
| US9263549B2 (en) | Fin-FET transistor with punchthrough barrier and leakage protection regions | |
| US9768074B2 (en) | Transistor structure and fabrication methods with an epitaxial layer over multiple halo implants | |
| US8847332B2 (en) | Laterally diffused metal oxide semiconductor device having halo or pocket implant region | |
| US20110108918A1 (en) | Asymmetric epitaxy and application thereof | |
| US10784337B2 (en) | MOSFET and a method for manufacturing the same | |
| JP5925740B2 (ja) | トンネル電界効果トランジスタ | |
| US20160071935A1 (en) | Native pmos device with low threshold voltage and high drive current and method of fabricating the same | |
| CN101740628A (zh) | 集成电路晶体管 | |
| KR20150122295A (ko) | 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 | |
| SG185185A1 (en) | Mos semiconductor device and methods for its fabrication | |
| CN105448916A (zh) | 晶体管及其形成方法 | |
| KR101781220B1 (ko) | 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치 | |
| TWI455318B (zh) | 高壓半導體裝置及其製造方法 | |
| US20150084130A1 (en) | Semiconductor structure and method for manufacturing the same | |
| US6461908B2 (en) | Method of manufacturing a semiconductor device | |
| US9627524B2 (en) | High voltage metal oxide semiconductor device and method for making same | |
| US9520470B1 (en) | Lateral double diffused metal oxide semiconductor device and manufacturing method thereof | |
| TWI440181B (zh) | 高壓金屬氧化物半導體元件與製作方法 | |
| US20170263770A1 (en) | Semiconductor device and manufacturing method of the same | |
| US8912601B2 (en) | Double diffused drain metal oxide semiconductor device and manufacturing method thereof | |
| US10453962B2 (en) | FinFET device and fabrication method thereof | |
| KR102082630B1 (ko) | 핀펫 및 그 제조 방법 | |
| US10727130B2 (en) | Semiconductor device and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |