KR102082630B1 - 핀펫 및 그 제조 방법 - Google Patents
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Abstract
핀펫의 제조 방법이 제공된다. 상기 핀펫의 제조 방법은, 기판 내에 제1 도전형의 펀치스루(punch through) 영역을 형성하고, 상기 기판 상에 상기 제1 도전형의 에피택셜층을 형성하고, 상기 에피택셜층을 패터닝하여, 상기 기판으로부터 돌출되는 핀을 형성하고, 상기 핀 상에 더미 게이트 및 게이트 측벽 스페이서를 형성하되, 상기 더미 게이트 및 상기 게이트 측벽 스페이서는 상기 더미 게이트 및 상기 게이트 측벽 스페이서의 양 측으로 상기 핀의 예비 소스/드레인 영역을 정의하고, 상기 핀의 상기 예비 소스/드레인 영역을 제거하여, 상기 더미 게이트 및 상기 게이트 측벽 스페이서의 양 측으로 소스/드레인 리세스 영역을 형성하고, 상기 리세스 영역 내에 상기 제1 도전형과 반대되는 제2 도전형을 갖는 소스/드레인 영역을 형성하는 것을 포함한다.
Description
본 발명은 핀펫 및 그 제조 방법에 관한 것으로, 보다 상세하게는 펀치스루(punch through) 배리어 및 누설 방지 영역을 포함하는 핀펫 및 그 제조 방법에 관한 것이다.
빠른 동작 속도 및 증가된 집적 레벨을 갖는 반도체 소자를 제공하기 위해서, 모스 전계 효과 트랜지스터(MOSFET)의 채널 길이가 점차 감소되고 있다. 그러나, 평면 MOSFET에서, 이러한 점은 반도체 소자의 캐패시티를 구동하는 채널을 감소시키는 숏채널 효과(short channel effect)를 야기할 수 있다. 평면 MOSFET의 문턱 전압을 조절하기 위해서, 채널 내의 불순물 농도를 증가시키는 것이 요구된다. 그러나, 이러한 점은 채널 내의 캐리어의 이동도를 감소시키고, 반도체 소자의 온(on) 상태 전류를 감소시킬 수 있다. 그러므로, 평면 MOSFET에서, 보다 빠른 동작 속도 및 증가된 집적 레벨을 유지하면서, 숏채널 효과를 억제하는 것은 어려움이 있다.
핀펫(fin-FET) 소자는 숏채널 효과를 감소시킬 수 있는 구조를 갖는다. 핀펫 소자는 채널 영역의 양측으로 소스/드레인 영역을 갖는 삼차원 핀 모양을 갖는 액티브 영역을 포함한다. 상기 채널 영역은 게이트 전극에 의해 둘러싸인다. 따라서, 삼차원 채널은 핀의 표면을 따라 형성될 수 있다. 채널이 핀의 상면 및 측벽 상에 형성되므로, 종래의 평면 MOSFET에 비하여, 핀펫 소자는 상대적으로 작은 수평 영역 내에 매우 효과적인 채널 폭을 가질 수 있다. 따라서, 핀펫 소자는 종래의 유사한 크기의 평면 MOSFET보다 상대적으로 작은 크기 및 보다 빠른 동작 속도를 가질 수 있다.
한편, 핀펫 소자에서는 평면 MOSFET보다 높은 게이트 유도 드레인 누설(GIDL) 전류가 발생될 수 있다. GIDL 전류를 감소시키기 위해서, 소스/드레인 영역과 게이트 전극 사이 오버랩(overlap) 영역을 최소화 또는 감소시키는 것이 요구될 수 있다. 그러나, 소스/드레인 영역을 형성하는 공정은 불순물을 도핑하고, 열처리에 의해 불순물을 활성화하는 것을 포함한다. 열처리는 불순물의 수평 및/또는 수직 확산을 야기하고, 이는 고도핑(highly-doped) 소스/드레인 영역과 게이트 전극 사이 오버랩 영역을 증가시킬 수 있다. 따라서, GIDL 전류가 충분히 감소되지 않을 수 있다.
본 발명이 해결하려는 과제는, 펀치스루 배리어 및 누설 방지 영역을 포함하는 핀펫을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 펀치스루 배리어 및 누설방지 영역을 포함하는 핀펫의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 핀펫의 일 면(aspect)은 기판; 상기 기판으로부터 돌출되고, 제1 방향으로 연장되되, 제1 도전형의 채널 영역과, 채널 영역에 인접하고 상기 제1 도전형과 반대되는 제2 도전형의 소스/드레인 영역을 포함하는 핀; 상기 핀 내의 상기 핀과 상기 기판 사이 교차점에 배치되는 상기 제1 도전형의 펀치스루 영역; 및 상기 소스/드레인 영역과 상기 펀치스루 영역 사이에 배치되되, 상기 소스/드레인 영역의 도핑 농도보다 작은 도핑 농도를 갖는 제2 도전형의 누설 방지 영역을 포함한다.
몇몇 실시예에서, 상기 누설 방지 영역은 상기 소스/드레인 영역의 바닥에 가깝게 제공되고, 상기 채널 영역의 면 및 상면에는 상기 누설 방지 영역이 비제공될 수 있다.
몇몇 실시예에서, 상기 핀은 상기 펀치스루 영역 상의 채널 영역을 포함하고, 상기 펀치스루 영역은 상기 채널 영역보다 높은 도핑 농도를 가질 수 있다.
몇몇 실시예에서, 상기 핀펫은 상기 기판 내에 사이 포착(interstitial capturing) 영역을 더 포함할 수 있다.
몇몇 실시예에서, 상기 사이 포착 영역은 상기 펀치스루 영역에 적어도 부분적으로 오버랩될 수 있다.
몇몇 실시예에서, 상기 핀은 상기 기판 보다 높은 스트레인(strain) 레벨을 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 핀펫의 제조 방법의 일 면은 기판 내에 제1 도전형의 펀치스루 영역을 형성하고, 상기 기판 상에 상기 제1 도전형의 에피택셜층을 형성하고, 상기 에피택셜층을 패터닝하여, 상기 기판으로부터 돌출되는 핀을 형성하고, 상기 핀 상에 더미 게이트 및 게이트 측벽 스페이서를 형성하되, 상기 더미 게이트 및 상기 게이트 측벽 스페이서는 상기 더미 게이트 및 상기 게이트 측벽 스페이서의 양 측으로 상기 핀의 예비 소스/드레인 영역을 정의하고, 상기 핀의 상기 예비 소스/드레인 영역을 제거하여, 상기 더미 게이트 및 상기 게이트 측벽 스페이서의 양 측으로 소스/드레인 리세스 영역을 형성하고, 상기 리세스 영역 내에 상기 제1 도전형과 반대되는 제2 도전형을 갖는 소스/드레인 영역을 형성하는 것을 포함한다.
몇몇 실시예에서, 상기 기판 상에 상기 에피택셜층을 형성하기 전에, 상기 펀치스루 영역을 형성하는 것은, 상기 기판 상에 희생층을 형성하고, 상기 희생층을 통해 상기 기판 내에 상기 제1 도전형의 불순물 원소를 임플란트(implant)하고, 상기 희생층을 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 핀펫의 제조 방법은 상기 기판 내에 사이 포착 원소를 임플란트하여, 상기 기판 내에 사이 포착 영역을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 사이 포착 원소는 탄소를 포함할 수 있다.
몇몇 실시예에서, 상기 핀펫의 제조 방법은 상기 제1 도전형의 불순물 원소를 임플란트한 후에, 상기 기판 및 상기 희생층을 어닐(aneal)하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 핀펫의 제조 방법은 상기 제2 도전형의 불순물 원소를 임플란트한 후에, 상기 핀을 포함하는 상기 기판을 어닐하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 핀펫의 제조 방법은 상기 예비 소스/드레인 영역을 제거한 후에, 상기 기판의 노출된 부분 및 상기 펀치스루 영역 내에 상기 제2 도전형의 불순물 원소를 임플란트하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 도전형의 불순물 원소를 임플란트하는 것은, 영도 임플란트(zero degree implant)를 이용해 상기 제2 도전형의 불순물 원소를 임플란트하여, 상기 소스/드레인 리세스 영역의 바닥에 가깝고, 상기 소스/드레인 리세스 영역 사이의 채널 영역의 면을 따르거나 상면에 가깝지 않은 누설 방지 영역을 형성할 수 있다.
몇몇 실시예에서, 상기 소스/드레인 영역을 형성하는 것은, 800℃ 보다 낮은 온도에서 에피택셜 성장에 의해 인사이투(in-situ) 영역을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 예비 소스/드레인 영역을 제거하는 것은, 상기 예비 소스/드레인 영역을 식각하여, 상기 핀이 상기 기판과 상기 핀 사이 교차점에 가깝고 경사진 측벽을 갖는 오목한(concave) 모양을 갖도록 하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 핀펫의 제조 방법은 상기 기판 내의 스트레인 레벨에 비하여 상기 핀 내의 스트레인 레벨을 증가시키는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 핀 내의 스트레인 레벨을 증가시키는 것은, 상기 핀 상에 게르마늄 응축(condensation) 공정을 수행하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 핀펫의 제조 방법의 다른 면은 기판 상에 희생층을 형성하고, 상기 희생층을 통해 상기 기판 내에 제1 도전형의 불순물 원소를 임플란트하여, 상기 기판 내에 펀치스루 영역을 형성하고, 상기 희생층을 제거하고, 상기 기판으로부터 돌출되는 채널 영역을 형성하고, 상기 기판의 노출된 부분 및 상기 펀치스루 영역 내에 상기 제1 도전형과 반대되는 제2 도전형의 불순물 원소를 임플란트하고, 더미 게이트 및 게이트 측벽 스페이서의 양 측으로 상기 제2 도전형의 소스/드레인 영역을 형성하는 것을 포함한다.
몇몇 실시예에서, 상기 채널 영역을 형성하는 것은, 상기 기판 상에 제1 도전형의 에피택셜층을 형성하고, 상기 에피택셜층을 패터닝하여, 상기 기판으로부터 돌출되는 예비 핀을 형성하고, 상기 예비 핀 상에 더미 게이트 및 게이트 측벽 스페이서를 형성하되, 상기 더미 게이트 및 게이트 측벽 스페이서는 상기 더미 게이트 및 상기 게이트 측벽 스페이서의 양 측으로 상기 예비 핀의 예비 소스/드레인 영역을 정의하고, 상기 예비 핀의 상기 예비 소스/드레인 영역을 제거하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 핀펫을 설명하기 위한 사시도이다.
도 1b는 도 1 a의 A-A’ 선에 따라 절단된 단면도이다.
도 2a 및 도 2b는 핀펫의 종래의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 핀펫의 제조 공정을 설명하기 위한 흐름도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
도 1b는 도 1 a의 A-A’ 선에 따라 절단된 단면도이다.
도 2a 및 도 2b는 핀펫의 종래의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 핀펫의 제조 공정을 설명하기 위한 흐름도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예에 따르면, 핀펫의 제조 방법 및 상기 제조 방법에 의해 제조된 핀펫이 제공된다. 이하에서 본 발명의 실시예는 벌크 실리콘 기판 상에 단일의(single) 또는 다수의(multiple) 핀을 포함하는 핀펫의 제조 방법을 이용하여 설명될 것이다.
도 1a는 본 발명의 일 실시예에 따른 핀펫을 설명하기 위한 사시도이고, 도 1b는 도 1 a의 A-A’ 선에 따라 절단된 단면도이다.
도 1a 및 도 1b를 참조하면, 활성 핀(102)이 반도체 기판(100) 상에 형성될 수 있다. 반도체 기판(100)은 단일 결정질 기판일 수 있다. 몇몇 실시예에서, 상기 반도체 기판(100)은 단일 결정질 실리콘 기판을 포함할 수 있다. 활성 핀(102)은 제1 방향(X 방향)으로 연장되고, 제1 방향과 수직하는 제2 방향(Y 방향)으로 기판(100) 상으로 돌출되는 모양을 가질 수 있다. 몇몇 실시예에서, 활성 핀(102)는 단일 결정질 실리콘을 포함할 수 있다.
예를 들어, 핀(102)은 포토리소그래피 공정을 이용하여 기판(100)을 패터닝하고 식각함으로써 형성될 수 있다. 일반적으로, 포토레지스트 물질층이 기판(100) 상으로 증착된다. 포토레지스트 물질층은 요구 패턴(이 경우, 핀(102))에 따라 노출되고 현상되어, 포토레지스트 물질의 일부가 제거된다. 나머지 포토레지스트 물질은 식각과 같은 후속 공정 단계들로부터 기저(underlying) 물질을 보호한다. 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크들이 식각 공정에서 이용될 수도 있다.
절연층 패턴(101)은 활성 핀(102)의 양 측으로 배치될 수 있다. 활성 핀(102)은 절연층 패턴(101)의 상면보다 높은 상면을 가질 수 있다. 따라서, 활성 핀(102)은 절연층 패턴(101)의 상면으로부터 돌출될 수 있다. 몇몇 실시예에서, 절연층 패턴(101)으로부터 활성 핀(102)의 돌출된 높이는 활성 핀(102)의 상면의 폭(예를 들어 활성 핀(102) 내의 핀 바디의 폭)의 2 내지 10 배일 수 있다. 또는, 도시된 바와 같이, 절연층 패턴(101)으로부터 활성 핀(102)의 돌출된 높이는 활성 핀(102)의 상면의 폭과 실질적으로 동일할 수도 있다.
게이트 절연층 패턴(104)은 활성 핀(102)의 표면 상에 형성될 수 있다. 몇몇 실시예에서, 게이트 절연층 패턴(104)은 HfO2, HfSiO2, ZnO, ZrO2, Ta2O5, Al2O3 등의 high k 유전 물질을 포함하는 물질로 ALD(Atomic Layer Deposition) 등의 공정에 의해 형성될 수 있다.
게이트 전극 패턴(108)은 게이트 절연층 패턴(104) 상에 형성될 수 있다. 게이트 전극 패턴(108)은 제1 및 제2 방향과 수직하는 제3 방향으로 활성 핀(102)과 교차할 수 있다.
게이트 전극 패턴(108)은 n형 트랜지스터 또는 p형 트랜지스터의 게이트 전극에 적합한 물질을 포함할 수 있다. 예를 들어, 게이트 전극 패턴(108)은 도핑 불순물에 의해 조절되는 일함수를 갖는 도전성 물질을 포함할 수 있다. 또는, 게이트 전극 패턴(108)은 n형 트랜지스터 및 p형 트랜지스터의 게이트 전극의 일함수의 중간 값(middle value)의 미드갭(mid-gap) 일함수를 갖는 도전성 물질을 포함할 수 있다. 몇몇 실시예에서, 미드갭 일함수는 대략 4.0 eV 내지 5.2 eV의 일함수를 포함할 수 있다.
예를 들어, 게이트 전극 패턴(108)은 티타늄, 티타늄 질화물, 탄탈륨 및/또는 탄탈륨 질화물을 포함하고, 대략 4.0 eV 내지 5.2 eV의 일함수를 갖는 도전성 물질을 포함할 수 있다. 몇몇 실시예에서, 게이트 전극 패턴(108)은 대략 4.6 eV의 중간값의 미드갭(mid-gap) 일함수를 갖는 도전성 물질을 포함할 수 있다. 몇몇 다른 실시예에서, 게이트 전극 패턴(108)의 일함수는 n형 트랜지스터에서 대략 4.0 eV이고, p형 트랜지스터에서 5.2 eV일 수 있다.
소스/드레인 확장 영역(110)은 게이트 전극 패턴(108)의 양 측으로, 활성 핀(102)의 표면 아래, 반도체 기판(100)의 표면 내에 형성될 수 있다. 몇몇 실시예에서, 소스/드레인 확장 영역(110)은 게이트 전극 패턴(108)의 양 끝단(end)에 부분적으로 오버랩되는 끝단을 가질 수 있다.
스페이서(112)는 게이트 전극 패턴(108)의 측벽 상에 형성될 수 있다. 몇몇 실시예에서, 스페이서(112)는 실리콘 질화물을 포함할 수 있다. 소스/드레인 영역(114)은 스페이서(112)의 양 측으로, 활성 핀(102)의 아래, 반도체 기판(100)의 표면 내에 형성될 수 있다. 소스/드레인 영역(114)은 소스/드레인 확장 영역(110)의 불순물 농도보다 높은 불순물 농도를 가질 수 있다.
스페이서(116)는 실리콘 질화물을 포함할 수 있고, 핀(102)의 측벽 상에 형성될 수 있다.
본 발명의 몇몇 실시예에 따르면, 풋프린트(foot-print) 폭(㎂/㎛로 측정된) 당(per) 높은 온 상태 전류(Ion)을 갖고, 낮은 게이트 유도 드레인 누설(GIDL) 및/또는 낮은 펀치스루 누설 전류(즉, 낮은 오프(OFF) 상태 역누설 전류 Ioff, ㎁/㎛로 측정된)를 갖는 핀펫 소자가 제공된다. 또한, 본 발명의 몇몇 실시예에 따르면, 결정질 반도체 기판 상에 형성되고, 채널 핀(온 상태 전류 Ion이 흐르는)이 상기 결정질 반도체 기판 내에 오버라이(overlie)하고 상기 결정질 반도체 기판과 연결되는 짧은 게이트 길이의 핀펫 소자가 제공된다.
낮은 Ioff를 갖는 짧은 게이트 길이의 스케일된(scaled) 핀펫 소자를 제조하는 하나의 접근법은, 핀 아래에 임플란트된 펀치스루 영역을 형성하는 것이다. 이러한 접근법은 도 2a 및 도 2b에서 도시된다.
도 2a 및 도 2b는 핀펫의 종래의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 기판(100) 상에 예비 핀층(102a)이 형성된다. 펀치스루 영역(120)은 예비 핀층(102a)의 아래의 기판(100) 내에 임플란트된다. 펀치스루 영역(120)은 반도체 소자의 채널 영역과 동일한 도전형의 도핑 불순물을 포함할 수 있다. 예를 들어, p형 채널 영역을 갖는 NMOS 소자에서, 펀치스루 영역(120)은 붕소와 같은 p형 불순물을 포함할 수 있다. n형 채널 영역을 갖는 PMOS 소자에서, 펀치스루 영역(120)은 비소 또는 인과 같은 n형 불순물을 포함할 수 있다.
펀치스루 영역(120)은 예비 핀층(102a) 내에 상향(upward) 확장될 수 있다. 펀치스루 영역(120)을 형성하는 임플란트(implant)는 핀(102)을 형성하기 위한 예비 핀층(120a)의 패터닝 전 또는 후에 수행될 수 있고, 국부적인(localized) 임플란트일 수 있다.
도 2b를 참조하면, 더미 게이트(128) 및 게이트 스페이서(112)는 핀(102) 상에 형성된다. 핀(102)은 리세스되어, 채널 영역(124)을 정의할 수 있고, 고도핑 소스/드레인 영역(130)은 채널 영역(124)에 인접하여 재성장될 수 있다.
펀치스루 영역(120)은 핀펫 소자에서 펀치루스 누설을 감소시킬 수 있다. 그러나, 펀치스루 영역(120)은 채널 영역(124) 내에 상향 확장될 수 있으므로, 문턱 전압 VT는 핀(102)의 바닥에 가까이에서 요구와 달리 증가할 수 있다. 고도핑 펀치스루 영역(120)에 가까운 고도핑 소스/드레인 영역의 근접성은 요구와 달리 GIDL의 높은 레벨을 야기할 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 기판(100)이 제공된다. 반도체 기판(100)은 단일 결정질 기판을 포함할 수 있다. 몇몇 실시예에서, 반도체 기판(1000은 단일 결정질 실리콘 기판을 포함할 수 있다.
예를 들어, 실리콘 산화물, 실리콘 산질화물 등의 희생층(150)이 기판(100) 상에 형성된다. 예비 펀치스루 영역(154a)는 희생층(150)을 통해 기판(100) 내에 임플란트된다. 예비 펀치스루 영역(154a)을 형성하는 불순물 원소는 기판(100)의 표면에 가까운 깊이로 임플란트될 수 있다. 그러나, 몇몇 불순물 원소는 희생층(150) 내에서 멈출 수 있다. 예비 펀치스루 영역(154a)은 핀펫 소자의 채널 영역과 동일한 도전성의 도핑 불순물을 포함할 수 있다. 예를 들어, p형 채널 영역을 갖는 NMOS 장치에서, 펀치스루 영역(120)은 불소와 같은 p형 불순물을 포함할 수 있다. n형 채널 영역을 갖는 PMOS 장치에서, 펀치스루 영역(120)은 비소 또는 인과 같은 n형 불순물을 포함할 수 있다.
몇몇 실시예에서, 예비 펀치스루 영역(154a)은 사이 포착(interstitial capturing) 불순물의 역할을 수행하는 다른 불순물과 함께 임플란트될 수 있다. 예를 들어, 예비 펀치스루 영역(154a)은 탄소 불순물과 함께 임플란트될 수 있다. 사이 포착 불순물은 반도체 물질 내에 임플란트된 도핑 원소의 확산을 감소시킬 수 있으므로, 후속 공정 단계에서 핀 내에 확산될 수 있는 펀치스루 임플란트 불순물의 양이 감소된다.
희생층(150)을 통해 펀치스루 임플란트를 수행함으로써, 채널 핀으로 제공되는 영역의 바닥의 실질적으로 가까이에서 고 에너지 임플란트를 이용하는 종래의 접근법과 달리, 예비 펀치스루 영역(154a)은 기판(100)의 표면에 실질적으로 가깝게 배치될 수 있다. 또한, 본 발명의 실시예에서, 예비 펀치스루 영역(154a)은 채널 핀 물질의 증착에 우선하여 형성될 수 있다.
몇몇 실시예에서, 도 3a에 도시된 바와 같이, 예비 펀치스루 임플란트 영역(154a)의 아래에 이온 임플란트를 함으로써, 분리된 예비 사이 포착 영역(152a)이 기판(100) 내에 형성될 수 있다. 실리콘 내에 사이 포착 센터(interstitial capture centers)를 형성하는, 탄소 원소와 같은, 불순물 원소의 임플란트에 의해, 예비 사이 포착 영역(152a)이 형성될 수 있다. 예비 사이 포착 영역(152a)은 예비 펀치스루 영역(154a)에 오버랩(overlap)되거나 오버랩되지 않을 수 있다.
도 3b를 참조하면, 임플란트 영역(152a, 154a)은 임플란트된 종(species)이 외부로 확산되게 하는, 급속 써멀 어닐(rapid thermal anneal)과 같은, 열 처리를 받을 수 있다. 예비 펀치스루 영역(154a)은 실질적으로 기판 내에 및/또는 희생층(150)을 향해(및 희생층(150) 내에 서서히) 확산되어, 펀치스루 영역(154)를 형성할 수 있다. 유사하게, 예비 사이 포착 영역(152a) 내의 불순물 원소가 기판 내에 확산되어, 사이 포착 영역(152)을 형성할 수 있다. 사이 포착 영역(152)은 펀치 스루 영역(154)의 일부 또는 전부에 오버랩될 수 있다. 열 처리는 임플란트 손상을 제거하여, 도핑되고 전체적으로 결정질인 벌크 기판을 형성할 수 있다.
이후, 도 3c를 참조하면, 희생층(150)은 기판(100)으로부터 제거된다. 따라서, 펀치스루 영역(154)은 평평한 상면을 갖고, 오버라이하는 채널 핀 영역 내에 실질적으로 확장되지 않을 수 있다. 펀치스루 영역(154)의 형성 전에, 채널 핀 물질이 존재하지 않기 때문이다.
도 3d를 참조하면, 핀 물질(162a)이 낮은 온도(예를 들어, 대략 800℃ 보다 낮은)에서 기판(100) 상에 에피택셜 증착되어, 오버라이하는 채널 핀 영역 내에 펀치스루 영역(154)의 상향 증착을 감소시키거나 최소화한다. 예를 들어, UHVCVD(Ultra High Vacuum Chemical Vapor Deposition) 증착 공정을 이용하여 에피택셜 재성장이 수행될 수 있다.
펀치스루 영역(154)의 몇몇 상향 증착이 있는 동안, 종래의 접근법과 비교하여, 핀 영역의 펀치스루 영역(154)의 상향 확장이 감소될 수 있다. 이후, 핀 영역(162a)이 식각되어, 핀(162)를 형성한다.
도 3e를 참조하면, 더미 게이트(128)가 핀(162) 상에 형성되고, 측벽 스페이서(112)가 더미 게이트(128)를 따라 형성된다. 예를 들어, 더미 게이트는 비도핑된 폴리실리콘을 이용하여 형성될 수 있다. 핀(162)은 RIE(Reactive Ion Etch) 식각 공정과 같은 식각 공정을 이용하여 리세스되고, 라운드된(오목한(concave)) 모양의 소스/드레인 리세스(164)를 야기한다. 필요에 따라, 오목한 모양의 소스/드레인 리세스(164)는 핀(162)의 상면에 가까이에서 더미 게이트(128)을 언더컷(undercut)할 수 있다. 몇몇 실시예에서, 라운드된 리세스 모양은 펀치스루 영역(154)을 부분적으로 식각할 수 있다. 즉, 리세스가 펀치스루 영역(154)를 부분적으로 식각할 때, 리세스 모양은 기판(100)과 핀(162)의 계면에 가까이에서 실질적으로 수직이지 않다.
도 3f를 참조하면, 포스트 리세스(post-recess) 임플란트가 수행된다. 포스트 리세스 임플란트에서, 펀치스루 도핑 공정에서 이용된 불순물 원소와 반대되는 도전성의 불순물 원소(170)가 그 구조 내에 임플란트되어, 리세스 영역(164)에 인접하고 기판(100)과 핀(162)의 계면에 실질적으로 가까운 누설 방지 영역(172)를 형성한다. 포스트 리세스 임플란트는 기판(100)과 핀(162)의 계면의 가까이에서, 기판의 비보호되는 부분(즉, 더미 게이트(128) 또는 스페이서(112)에 의해 덮혀있지 않은 부분) 내에 실질적으로 수행된다. 핀(162)의 상면은 더미 게이트(128) 및 게이트 스페이서(112)에 의해 임플란트로부터 보호되므로, 트랜지스터 채널에 대응되는 핀(162)의 보호되는 상면 내에는 임플란트가 수행되지 않는다. 임플란트된 영역(172)은 핀(162) 내에 확장 영역을 형성하고, 상기 확장 영역은 핀펫 소자의 기생 저항을 감소시킬 수 있다. 임플란트된 영역(172)은 기판(100) 내에 차등(graded) 불순물 영역을 형성할 수 있다. 포스트 리세스 임플란트는 실질적으로 영도 임플란트를 이용하여 수행되어, 소스/드레인 리세스(164)의 바닥에 가깝고, 실질적으로 소스/드레인 리세스(164) 사이의 채널 영역의 면을 따르거나 상면에 가깝지 않은 누설 방지 영역(172)를 형성할 수 있다.
예를 들어, 불순물 원소(170)는 대략 5E12 ㎝^-2 내지 5E14 ㎝^-2의 분량(dose)에서, 대략 1 내지 5 keV의 저 에너지 임플란트 공정을 이용하여 임플란트되어, 대략 1E17 ㎝^-3 내지 1E19 ㎝^-3의 순 도핑 농도를 갖는 누설 방지 영역이 형성될 수 있다.
열 처리(어닐)은 임플란트된 영역(172)이 형성된 후에 수행되어, 임플란트 손상을 제거할 수 있다.
라운드된 리세스 모양과 포스트 리세스 임플란트의 조합에 따라, 핀의 상면에 가까운 채널 핀 영역 내에 추가 불순물 원소의 임플란트 없이, 펀치스루 도핑 영역(154)에 인접하는 핀펫 소자의 소스/드레인 영역의 모든 에지를 따라 차등 도핑 프로파일을 갖는 임플란트 영역(172)이 형성될 수 있다.
도 3g를 참조하면, 리세스 영역(164)이 에피택셜 인사이투(in-situ) 고도핑(highly-doped) 반도체 물질로 매립되어, 소스/드레인 영역(180)이 형성된다. 소스/드레인 영역(180)의 도핑 농도는 임플란트된 영역(172)의 도핑 농도보다 매우 클 수 있다. 예를 들어, 소스/드레인 영역(180)은 대략 1E20 ㎝^-3의 순 도핑 농도를 가질 수 있다.
에피택셜 소스/드레인 리필(refill) 공정 중에, 펀치스루 영역(154)의 불순물 원소 및 누설 방지 영역(172)의 불순물 원소가 핀(162) 내에 서서히 확산될 수 있다. 그러나, 고도핑 펀치스루 영역이 핀(162) 내의 채널 영역의 바닥 아래에 실질적으로 형성되기 때문에, 벌크 펀치스루 누설은 낮게 유지된다. 또한, 에피택셜 소스/드레인 영역(180) 아래의 차등 저도핑(lower-doped) 영역(172)으로 인해, GIDL 누설도 낮게 유지된다. 라운드된 소스/드레인 영역(180)을 핀(162)의 채널 영역에 연결하는 누설 방지 영역에 의해 형성되는 확장 영역으로 인해, 핀펫 소자의 기생 저항은 서서히 낮아진다.
핀펫의 제조를 위한 후속 공정 단계는, 대체 메탈 게이트, 트렌치 콘택, 소스/드레인 영역의 실리사이드의 형성을 포함하고, 이는 일반적인 것이므로 이하에서 상세한 설명은 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 핀펫의 제조 공정을 설명하기 위한 흐름도이다.
도 3a 내지 도 3g 및 도 4를 참조하면, 제조 공정은 기판(100) 상에 희생층(150)을 형성하는 것을 포함한다(202). 이어서, 제조 공정은 기판(100) 내에 펀치스루 영역(154)를 형성하는 것을 포함한다(204). 특히, 펀치스루 영역은 희생층을 통해 기판 내에 불순물 원소를 임플란트하고, 임플란트된 불순물 원소를 어닐함으로써 형성될 수 있다. 사이 포착 원소가 펀치스루 불순물 원소와 함께 기판 내에 임플란트될 수 있다.
이어서, 희생층(150)이 제거되고(206), 에피택셜층(162a)이 펀치스루 영역(154)를 포함하는 기판 상에 형성된다(208).
에피택셜층(162a)는 패터닝되어, 기판(100)으로부터 돌출되는 핀 구조를 형성하고, 더미 게이트 및 측벽 스페이서가 핀 상에 형성된다(210). 이어서, 예를 들어, RIE 공정에 의해, 소스/드레인 리세스가 핀(1620 내에 형성된다(212).
이어서, 펀치스루 임플란트와 반대되는 전도성의 불순물 원소가 기판 및 펀치스루 영역 내에 임플란트된다(214). 최종적으로, 해비 도핑(heavily doped) 소스/드레인 영역이 소스/드레인 리세스 내에 에피택셜 재성장된다(216).
상술한 바와 같이, 몇몇 실시예는 라운드된 리세스 소스/드레인 영역의 형성에 뒤이어 펀치스루 영역에 사용된 종과 반대되는 전도성의 종의 포스트 리세스 임플란트를 포함한다. 포스트 리세스 임플란트는 핀의 바닥에 실질적으로 가깝게, 펀치스루 도핑 영역에 인접하는 소스/드레인 영역의 모든 면을 따라 차등 영역을 형성하고, 이는 GIDL 누설을 감소시킬 수 있다. 또한, 리세스 에지가 오버라이하는 측벽 스페이서 물질 및 더미 게이트에 의해 보호되므로, 포스트 리세스 임플란트는 핀의 상면 가까이에서 핀 도핑에 영향을 미치지 않을 수 있다. 따라서, 온 상태 전류(Ion)의 대부분이 흐르는 채널 핀의 상면 내에 추가 불순물 원소가 임플란트되지 않고, GIDL 전류가 감소될 수 있다.
이와 같은 접근법은 어떠한 채널 물질에 대해서도 적합하다. 또한, 측벽 스페이서 물질에 의해 핀의 상면에서 보호되는 리세스를 포함하는 라운드된 리세스 소스/드레인 영역, 및 핀의 바닥면에 가깝게 펀치스루 도핑 영역에 인접하는 차등 영역을 형성하기 위한 포스트 리세스 임플란트의 조합은, 높은 GIDL 누설을 야기하지 않고, 벌크 펀치스루 누설을 억제하기 위한 핀 아래에 고도핑 펀치스루 영역의 형성을 가능케 한다. 몇몇 실시예에서, 핀 물질이 오버라이하고 결정질 기판과 연결되도록 하여, 채널 핀 내에 스트레인이 설계되도록 할 수 있다.
몇몇 실시예에서, 펀치스루 도핑 및 어닐 공정은 채널 핀 물질의 형성에 앞서 수행될 수 있다. 또한, 펀치스루 도핑 영역의 형성 이후, 활성 채널 핀 내에 펀치스루 도핑의 감소된 상향 확산(up-diffusion)을 갖는 채널 핀 높이가 가능하도록, 채널 핀 물질의 에피택셜 증착 두께가 선택될 수 있다.
본 발명의 실시예는 낮은 누설 전류 및 높은 온 전류를 갖는 스케일된 벌크 핀펫 소자의 제조를 가능케 할 수 있다. 몇몇 실시예는, 핀 아래의 벌크 펀치스루를 방지하기 위하여, 핀펫 소자가 채널 핀 아래에 높은 펀치스루 도핑을 요구하는 짧은 게이트 길이로 스케일된 때에도, 낮은 GIDL 전류 및/또는 낮은 펀치스루 전류를 야기하는, 결정질 기판과 직접 연결되는 고스트레인(highly strained) 채널 핀 물질을 제조하는 데에 적합할 수 있다.
또한, 몇몇 실시예는, 비사용시 채널 스트레인을 감소시키는, 복잡한 유전 분리 집적 설계(dielectric isolation integration scheme)를 요구하지 않는, 낮은 누설 전류 및 높은 온 전류를 포함하는 핀펫 소자를 제조할 수 있고, 최대 채널 스트레인과 관련하여 최대 기대 값(expected value)으로부터 Ion을 감소시킬 수 있다.
채널 핀의 에피택셜 증착에 앞서는 펀치스루 영역의 형성(확산을 감소하기 위해 함께 임플란트된 종과 함께 또는 함께하지 않음)에 의해, 활성 채널 핀 내의 펀치스루 도핑 종의 상향 확산이 감소될 수 있다. 또한, 필요에 따라, 펀치스루 도핑 단계 후에 채널 핀 물질의 에피택셜 증착의 두께를 조정하여, 펀치스루 도핑 종의 상향 확산을 감소시키고, 활성 채널 핀의 큰(lager) 깊이에 따른 낮은 문턱 전압을 가능케 할 수 있다. 상향 확산에 의해 야기되는 어떠한 높은 문턱 전압 영역도 전체적인 핀펫 소자의 문턱 전압 변화에 실질적으로 영향을 미치지 않을 것으로 기대된다. 온 상태 전류의 대부분을 전도하는 것은 핀의 상면이기 때문이다. 따라서, 핀의 바닥면에서의 고도핑으로 인한 어떠한 문턱 전압의 변동도 감소시킬 수 있다.
몇몇 실시예에서, 결정질 기판은 채널 핀 물질을 오버라이하는 격자 상수와 다른 결정 격자 상수를 가질 수 있다. 격자 상수의 차이는 오버라이하는 채널 핀 물질 내에 높은 채널 스트레인을 야기하고, 이는 채널 내에 이동도를 증가시킬 수 있다.
예를 들어, 몇몇 실시예에서, 게르마늄 응축 공정이 수행되어, 핀 내에 스트레인을 증가시키는 높은 게르마늄 콘텐트를 포함하는 채널 핀이 형성될 수 있다. 높은 GIDL 누설을 야기하지 않고 벌크 펀치스루 누설을 억제하기 위한 고 도핑 펀치스루 영역이 핀 아래에 형성되어, 채널 핀 물질이 오버라이하고 결정질 기판과 연결되도록 하여, 채널 핀 내에 최대 스트레인이 설계되도록 한다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 핀펫의 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 기판(100) 내에 펀치스루 영역(154)의 형성 및 희생층(150)의 제거 후에(도 3b 참조), 저온 에피택셜 증착에 의해 예비 핀층(262a)이 기판(100) 상에 형성된다. 이후, 게르마늄 응축 공정이 수행되어, 예비 핀층(262a)의 게르마늄의 비율이 증가된다. 게르마늄 응축 공정은 미국특허출원 13/801,367(2013. 3. 16) “METHODS OF FABRICATING INTEGRATED CIRCUIT DEVICE WITH FIN TRANSISTORS HAVING DIFFERENT THRESHOLD VOLTAGES,”에서 설명된 바와 같이 수행될 수 있다. 게르마늄 응축 공정의 일부로, 상기 구조는, 펀치스루 영역(154) 내의 불순물 원소의 예비 핀층(262a)으로의 일부 확산을 야기하게 하는 높은 온도에서, 예비 핀층(262a) 내에 확산 도핑 영역(154d)을 형성하는 열처리를 받을 수 있다. 예비 핀층(262a)의 두께는 펀치스루 불순물 원소의 확산을 차지하도록 조절될 수 있다. 예비 핀층(262a)은 패터닝되어 기판(100) 상에 핀(262)이 형성될 수 있다.
도 5b를 참조하면, 더미 게이트(128)가 핀(262) 상에 형성되고, 측벽 스페이서(112)가 더미 게이트를 따라 형성된다. 예를 들어, 더미 게이트는 비도핑된 폴리실리콘을 이용하여 형성될 수 있다. 핀(262)은 RIE(Reactive Ion Etch) 식각 공정과 같은 식각 공정을 이용하여 리세스되고, 라운드된(오목한(concave)) 모양의 소스/드레인 리세스(164)를 야기한다. 필요에 따라, 오목한 모양의 소스/드레인 리세스(164)는 핀(262)의 상면에 가까이에서 더미 게이트(128)을 언더컷(undercut)할 수 있다. 몇몇 실시예에서, 라운드된 리세스 모양은 펀치스루 영역(154)을 부분적으로 식각할 수 있다. 즉, 리세스가 펀치스루 영역(154)를 부분적으로 식각할 때, 리세스 모양은 기판(100)과 핀(262)의 계면에 가까이에서 실질적으로 수직이지 않다.
도 5c를 참조하면, 포스트 리세스(post-recess) 임플란트가 수행된다. 포스트 리세스 임플란트에서, 펀치스루 도핑 공정에서 이용된 불순물 원소와 반대되는 도전성의 불순물 원소(170)가 그 구조 내에 임플란트되어, 리세스 영역(164)에 인접하고 기판(100)과 핀(262)의 계면에 실질적으로 가까운 누설 방지 영역(172)를 형성한다. 포스트 리세스 임플란트는 기판(100)과 핀(162)의 계면의 가까이에서, 기판의 비보호되는 부분(즉, 더미 게이트(128) 또는 스페이서(112)에 의해 덮혀있지 않은 부분) 내에 실질적으로 수행된다. 핀(262)의 상면은 더미 게이트(128) 및 게이트 스페이서(112)에 의해 임플란트로부터 보호되므로, 트랜지스터 채널에 대응되는 핀(262)의 보호되는 상면 내에는 임플란트가 수행되지 않는다. 임플란트된 영역(172)은 핀(262) 내에 확장 영역을 형성하고, 상기 확장 영역은 핀펫 소자의 기생 저항을 감소시킬 수 있다. 임플란트된 영역(172)은 기판(100) 내에 차등(graded) 불순물 영역을 형성할 수 있다.
예를 들어, 불순물 원소(170)는 대략5E12 ㎝^-2 내지 5E14 ㎝^-2의 분량(dose)에서, 대략 1 내지 5 keV의 저 에너지 임플란트 공정을 이용하여 임플란트되어, 대략 1E17 ㎝^-3 내지 1E19 ㎝^-3의 순 도핑 농도를 갖는 누설 방지 영역이 형성될 수 있다.
열 처리(어닐)은 임플란트된 영역(172)이 형성된 후에 수행되어, 임플란트 손상을 제거할 수 있다.
라운드된 리세스 모양과 포스트 리세스 임플란트의 조합에 따라, 핀의 상면에 가까운 채널 핀 영역 내에 추가 불순물 원소의 임플란트 없이, 펀치스루 도핑 영역(154)에 인접하는 핀펫 소자의 소스/드레인 영역의 모든 에지를 따라 차등 도핑 프로파일을 갖는 임플란트 영역(172)이 형성될 수 있다.
도 5d를 참조하면, 리세스 영역(164)이 에피택셜 인사이투(in-situ) 고도핑 반도체 물질로 매립되어, 소스/드레인 영역(180)이 형성된다. 소스/드레인 영역(180)의 도핑 농도는 임플란트된 영역(172)의 도핑 농도보다 매우 클 수 있다. 예를 들어, 소스/드레인 영역(180)은 대략 1E20 ㎝^-3의 순 도핑 농도를 가질 수 있다.
따라서, 상기 구조는 누설 방지 영역(172)으로 인한 낮은 GIDL 전류와, 채널 내의 증가된 이동도로 인한 높은 온 상태 전류 외에도, 감소된 기생 저항을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
101: 절연층 패턴
102: 활성 핀
104: 게이트 절연층 패턴
108: 게이트 전극 패턴
110: 소스/드레인 확장 영역
112: 스페이서
114: 소스/드레인 영역
116: 스페이서
101: 절연층 패턴
102: 활성 핀
104: 게이트 절연층 패턴
108: 게이트 전극 패턴
110: 소스/드레인 확장 영역
112: 스페이서
114: 소스/드레인 영역
116: 스페이서
Claims (10)
- 기판 내에 제1 도전형의 펀치스루(punch through) 영역을 형성하고,
상기 기판 상에 상기 제1 도전형의 에피택셜층을 형성하고,
상기 에피택셜층을 패터닝하여, 상기 기판으로부터 돌출되는 핀을 형성하고,
상기 핀 상에 더미 게이트 및 게이트 측벽 스페이서를 형성하고,
상기 더미 게이트의 양 측면 각각의 상기 핀의 일부분을 제거하여, 상기 더미 게이트의 양 측면 각각에 소스/드레인 리세스 영역을 형성하되, 상기 소스/드레인 리세스 영역은 상기 기판 내의 상기 펀치스루 영역을 노출시키고,
상기 각각의 소스/드레인 리세스 영역 내에 상기 제1 도전형과 반대되는 제2 도전형을 갖는 소스/드레인 영역을 형성하는 것을 포함하는, 핀펫의 제조 방법. - 제1항에 있어서,
상기 기판 상에 상기 에피택셜층을 형성하기 전에, 상기 펀치스루 영역을 형성하는 것은,
상기 기판 상에 희생층을 형성하고,
상기 희생층을 통해 상기 기판 내에 상기 제1 도전형의 불순물 원소를 임플란트(implant)하고,
상기 희생층을 제거하는 것을 포함하는, 핀펫의 제조 방법. - 제2항에 있어서,
상기 기판 내에 사이 포착(interstitial capturing) 원소를 임플란트하여, 상기 기판 내에 사이 포착 영역을 형성하는 것을 더 포함하는, 핀펫의 제조 방법. - 제3항에 있어서,
상기 사이 포착 원소는 탄소를 포함하는, 핀펫의 제조 방법. - 제1항에 있어서,
상기 기판의 상기 일부분 및 상기 소스/드레인 리세스 영역에 의해 노출되는 상기 펀치스루 영역 내에 상기 제2 도전형의 불순물 원소를 임플란트하는 것을 더 포함하는, 핀펫의 제조 방법. - 제5항에 있어서,
상기 제2 도전형의 불순물 원소를 임플란트하는 것은, 영도 임플란트(zero degree implant)를 이용해 상기 제2 도전형의 불순물 원소를 임플란트하여, 상기 소스/드레인 리세스 영역의 바닥에 가깝고, 상기 소스/드레인 리세스 영역 사이의 채널 영역의 면을 따르거나 상면에 가깝지 않은 누설 방지 영역을 형성하는, 핀펫의 제조 방법. - 기판;
상기 기판으로부터 돌출되고, 제1 방향으로 연장되되, 제1 도전형의 채널 영역과, 채널 영역에 인접하고 상기 제1 도전형과 반대되는 제2 도전형의 소스/드레인 영역을 포함하는 핀;
상기 핀 내의 상기 핀과 상기 기판 사이 교차점에 배치되는 상기 제1 도전형의 펀치스루 영역;
상기 소스/드레인 영역과 상기 펀치스루 영역 사이에 상기 펀치스루 영역과 오버랩되어 배치되되, 상기 소스/드레인 영역의 도핑 농도보다 작은 도핑 농도를 갖는 제2 도전형의 누설 방지 영역; 및
상기 펀치 스루 영역의 적어도 일부를 오버랩하고, 상기 기판에는 형성되고 상기 핀의 채널 영역에는 형성되지 않는 사이 포착 영역을 포함하는, 핀펫. - 제7항에 있어서,
상기 누설 방지 영역은 상기 소스/드레인 영역의 바닥에 가깝게 제공되고, 상기 채널 영역의 면 및 상면에는 상기 누설 방지 영역이 비제공되는, 핀펫. - 기판 상에 희생층을 형성하고,
상기 희생층을 통해 상기 기판 내에 제1 도전형의 불순물 원소를 임플란트하여, 상기 기판 내에 펀치스루 영역을 형성하고,
상기 희생층을 제거하고,
상기 기판으로부터 돌출되는 채널 영역을 형성하되, 상기 펀치스루 영역은 상기 채널 영역의 양 측 상에 노출되고,
상기 기판의 일부분 및 상기 채널 영역에 의해 노출되는 상기 펀치스루 영역 내에 상기 제1 도전형과 반대되는 제2 도전형의 불순물 원소를 임플란트하여, 상기 채널 영역의 양 측면 각각에 누설 방지 영역을 형성하고,
상기 채널 영역의 양 측면에 각각 배치되는 상기 각각의 누설 방지 영역 상에 상기 제2 도전형의 소스/드레인 영역을 형성하는 것을 포함하는, 핀펫의 제조 방법. - 제9항에 있어서,
상기 채널 영역을 형성하는 것은,
상기 기판 상에 제1 도전형의 에피택셜층을 형성하고,
상기 에피택셜층을 패터닝하여, 상기 기판으로부터 돌출되는 예비 핀을 형성하고,
상기 예비 핀 상에 더미 게이트 및 게이트 측벽 스페이서를 형성하고,
상기 더미 게이트의 각각의 양 측면 상의 상기 예비 핀의 일부분을 제거하는 것을 포함하는, 핀펫의 제조 방법.
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