KR102449608B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 기판 상에 제1 이온 임플란트 공정을 수행하여, 상기 기판 내에 하부 불순물 영역을 형성하는 것; 상기 하부 불순물 영역이 형성된 상기 기판을 패터닝하여, 활성 패턴들을 형성하는 것; 및 상기 활성 패턴들 상에 제2 이온 임플란트 공정을 수행하여, 상기 활성 패턴들 각각의 상부에 상부 불순물 영역을 형성하는 것을 포함한다. 상기 하부 및 상부 불순물 영역들은 서로 동일한 도전형을 갖는다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 공정 결함을 방지하고 소자의 전기적 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 제1 이온 임플란트 공정을 수행하여, 상기 기판 내에 하부 불순물 영역을 형성하는 것; 상기 하부 불순물 영역이 형성된 상기 기판을 패터닝하여, 활성 패턴들을 형성하는 것; 및 상기 활성 패턴들 상에 제2 이온 임플란트 공정을 수행하여, 상기 활성 패턴들 각각의 상부에 상부 불순물 영역을 형성하는 것을 포함할 수 있다. 상기 하부 및 상부 불순물 영역들은 서로 동일한 도전형을 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 제1 이온 임플란트 공정을 수행하는 것; 상기 제1 이온 임플란트 공정이 수행된 상기 기판 상에 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 식각 마스크로 상기 기판을 식각하여, 트렌치들을 형성하는 것; 상기 트렌치들을 채우는 소자 분리막을 형성하는 것; 및 상기 트렌치들이 형성된 상기 기판 상에 제2 이온 임플란트 공정을 수행하는 것을 포함할 수 있다. 상기 제1 이온 임플란트 공정은, 상기 제2 이온 임플란트 공정보다 더 높은 파워로 수행될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역 내에 제1 하부 불순물 영역을 형성하는 것; 상기 제1 하부 불순물 영역이 형성된 상기 제1 영역을 패터닝하여, 제1 활성 패턴들을 형성하는 것; 상기 제1 활성 패턴들 각각의 상부에 제1 상부 불순물 영역을 형성하는 것; 및 상기 제1 활성 패턴들 각각의 상부에 제1 소스/드레인 패턴을 형성하는 것을 포함할 수 있다. 상기 제1 소스/드레인 패턴의 도전형은 상기 제1 상부 불순물 영역의 도전형과 다를 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 활성 패턴들 내의 적층 결함(stacking fault)을 방지할 수 있고, 활성 패턴들간의 폭 및 모양이 서로 달라지는 것을 방지할 수 있다. 이로써, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 4b, 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 4c, 도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 15는 본 발명의 이온 임플란트 공정을 설명하기 위한 공정 흐름도이다.
도 16a 및 도 16b는 본 발명의 제조방법과는 다른 제1 비교예를 설명하기 위한 단면도들이다.
도 17a 및 도 17b는 본 발명의 제조방법과는 다른 제2 비교예를 설명하기 위한 단면도들이다.
도 18a 내지 도 18c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 후술할 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 보다 더 깊을 수 있다.
일 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
다른 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이에 제1 트렌치(TR1)가 정의될 수 있고, 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 3개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 3개씩 도시되었으나, 이에 한정되는 것은 아니다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 상에 돌출된 핀(fin) 형태를 가질 수 있다.
PMOSFET 영역(PR)은, 제1 하부 불순물 영역(LDR1) 및 제1 하부 불순물 영역(LDR1) 상의 제1 상부 불순물 영역(UDR1)을 포함할 수 있다. 제1 하부 불순물 영역(LDR1)은 순차적으로 적층된 제1 깊은 웰 영역(DW1) 및 제1 얕은 웰 영역(SW1)을 포함할 수 있고, 제1 상부 불순물 영역(UDR1)은 순차적으로 적층된 제1 안티-펀치 스루 영역(first anti-punch through region, APT1) 및 제1 채널 영역(CH1)을 포함할 수 있다.
제1 깊은 웰 영역(DW1)은 제1 활성 패턴들(AP1) 아래의 기판(100) 내부에 제공될 수 있다. 제1 얕은 웰 영역(SW1)은, 제1 깊은 웰 영역(DW1)으로부터 제1 활성 패턴들(AP1) 각각의 하부까지 연장될 수 있다. 제1 안티-펀치 스루 영역(APT1)은 제1 얕은 웰 영역(SW1)으로부터 제1 활성 패턴들(AP1) 각각의 상부까지 연장될 수 있다. 제1 안티-펀치 스루 영역(APT1)의 상부는 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다 (도 2c 참조). 제1 안티-펀치 스루 영역(APT1)은, 제1 활성 패턴들(AP1) 각각의 하부와 제1 활성 패턴들(AP1) 각각의 상부 사이의 펀치 스루를 방지할 수 있다.
제1 깊은 웰 영역(DW1), 제1 얕은 웰 영역(SW1), 제1 안티-펀치 스루 영역(APT1) 및 제1 채널 영역(CH1)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 제1 깊은 웰 영역(DW1), 제1 얕은 웰 영역(SW1), 제1 안티-펀치 스루 영역(APT1) 및 제1 채널 영역(CH1)은, 각각 독립적으로, 인(P), 안티몬(Sb) 또는 비소(As)와 같은 불순물로 도핑될 수 있다.
제1 얕은 웰 영역(SW1)의 불순물의 농도는 제1 깊은 웰 영역(DW1)의 불순물의 농도보다 더 클 수 있다. 제1 안티-펀치 스루 영역(APT1)의 불순물의 농도는 제1 채널 영역(CH1)의 농도보다 더 클 수 있다. 제1 얕은 웰 영역(SW1)의 불순물의 농도는 제1 안티-펀치 스루 영역(APT1)의 불순물의 농도와 실질적으로 동일하거나 더 클 수 있다. 불순물의 농도는, 제1 채널 영역(CH1)에서부터 증가하여 제1 얕은 웰 영역(SW1)에서 최대값을 갖고, 다시 제1 깊은 웰 영역(DW1)의 하부로 갈수록 감소할 수 있다.
구체적으로, 제1 깊은 웰 영역(DW1)의 불순물의 농도는 1.0 E18/cm3 내지 1.0 E19/cm3일 수 있고, 제1 얕은 웰 영역(SW1) 및 제1 안티-펀치 스루 영역(APT1)의 불순물의 농도는 1.0 E20/cm3 내지 1.0 E21/cm3일 수 있으며, 제1 채널 영역(CH1)의 불순물의 농도는 1.0 E19/cm3 내지 1.0 E20/cm3일 수 있다.
NMOSFET 영역(NR)은, 제2 하부 불순물 영역(LDR2) 및 제2 하부 불순물 영역(LDR2) 상의 제2 상부 불순물 영역(UDR2)을 포함할 수 있다. 제2 하부 불순물 영역(LDR2)은 순차적으로 적층된 제2 깊은 웰 영역(DW2) 및 제2 얕은 웰 영역(SW2)을 포함할 수 있고, 제2 상부 불순물 영역(UDR2)은 순차적으로 적층된 제2 안티-펀치 스루 영역(APT2) 및 제2 채널 영역(CH2)을 포함할 수 있다.
제2 깊은 웰 영역(DW2), 제2 얕은 웰 영역(SW2), 제2 안티-펀치 스루 영역(APT2) 및 제2 채널 영역(CH2)은, 각각 제1 깊은 웰 영역(DW1), 제1 얕은 웰 영역(SW1), 제1 안티-펀치 스루 영역(APT1) 및 제1 채널 영역(CH1)과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 안티-펀치 스루 영역(APT2)은, 제2 활성 패턴들(AP2) 각각의 하부와 제2 활성 패턴들(AP2) 각각의 상부 사이의 펀치 스루를 방지할 수 있다.
제2 깊은 웰 영역(DW2), 제2 얕은 웰 영역(SW2), 제2 안티-펀치 스루 영역(APT2) 및 제2 채널 영역(CH2)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다 제2 깊은 웰 영역(DW2), 제2 얕은 웰 영역(SW2), 제2 안티-펀치 스루 영역(APT2) 및 제2 채널 영역(CH2)은, 각각 독립적으로, 붕소(B), 갈륨(Ga) 또는 인듐(In)과 같은 불순물로 도핑될 수 있다.
제2 얕은 웰 영역(SW2)의 불순물의 농도는 제2 깊은 웰 영역(DW2)의 불순물의 농도보다 더 클 수 있다. 제2 안티-펀치 스루 영역(APT2)의 불순물의 농도는 제2 채널 영역(CH2)의 농도보다 더 클 수 있다. 제2 얕은 웰 영역(SW2)의 불순물의 농도는 제2 안티-펀치 스루 영역(APT2)의 불순물의 농도와 실질적으로 동일하거나 더 클 수 있다. 불순물의 농도는, 제2 채널 영역(CH2)에서부터 증가하여 제2 얕은 웰 영역(SW2)에서 최대값을 갖고, 다시 제2 깊은 웰 영역(DW2)의 하부로 갈수록 감소할 수 있다.
구체적으로, 제2 깊은 웰 영역(DW2)의 불순물의 농도는 1.0 E18/cm3 내지 1.0 E19/cm3일 수 있고, 제2 얕은 웰 영역(SW2) 및 제2 안티-펀치 스루 영역(APT2)의 불순물의 농도는 1.0 E20/cm3 내지 1.0 E21/cm3일 수 있으며, 제2 채널 영역(CH2)의 불순물의 농도는 1.0 E19/cm3 내지 1.0 E20/cm3일 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제2 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제1 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 다른 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소(예를 들어, SiC)를 포함할 수 있다. 이로써, 제2 소스/드레인 패턴들(SD2)은 제2 채널 영역들(CH2)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
나아가, 한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택(AC)이 배치될 수 있다. 일 예로, 각각의 콘택들(AC)은 복수개의 소스/드레인 패턴들(SD1, SD2)과 연결될 수 있다. 다른 예로, 도시되지 않았지만, 적어도 하나의 콘택(AC)은 하나의 소스/드레인 패턴(SD1, SD2)과 연결될 수 있으며, 특별히 제한되는 것은 아니다.
각각의 콘택들(AC)은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다. 베리어막(160)은 도전 기둥(165)의 측벽들 및 바닥면을 덮을 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 베리어막(160)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 콘택들(AC) 사이에 실리사이드층들(미도시)이 개재될 수 있다. 콘택들(AC)은 실리사이드층들을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4a, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 4b, 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 4c, 도 6c, 도 8c, 도 10c, 도 12c 및 도 14c는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다. 도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다. 도 15는 본 발명의 이온 임플란트 공정을 설명하기 위한 공정 흐름도이다.
도 3, 도 4a 내지 도 4c 및 도 15를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 갖는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100) 상에 고 에너지를 이용한 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 각각 제1 하부 불순물 영역(LDR1) 및 제2 하부 불순물 영역(LDR2)이 형성될 수 있다(S100).
제1 하부 불순물 영역(LDR1)을 형성하는 것은, PMOSFET 영역(PR)에 제1 깊은 웰 영역(DW1)을 형성하는 것, 및 PMOSFET 영역(PR)에 제1 얕은 웰 영역(SW1)을 형성하는 것을 포함할 수 있다. 기판(100)의 NMOSFET 영역(NR) 상에 제1 마스크막(미도시)이 형성될 수 있다. 상기 제1 마스크막은 PMOSFET 영역(PR)을 노출할 수 있다. 제1 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR)에 제1 깊은 웰 영역(DW1)이 형성될 수 있다. 제2 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR)에 제1 얕은 웰 영역(SW1)이 형성될 수 있다. 상기 제1 및 제2 이온 임플란트 공정들은 고 에너지를 이용한 이온 임플란트 공정일 수 있다. 상기 제1 마스크막은, 상기 제1 이온 임플란트 공정 및 상기 제2 이온 임플란트 공정 동안 NMOSFET 영역(NR)에 불순물이 주입되는 것을 방지할 수 있다.
상기 제1 및 제2 이온 임플란트 공정들은 인(P), 안티몬(Sb) 또는 비소(As)와 같은 불순물을 사용할 수 있다. 상기 제1 이온 임플란트 공정은 상기 제2 이온 임플란트 공정보다 더 높은 파워로 수행될 수 있다. 상기 제1 이온 임플란트 공정은 1 keV 내지 10 keV의 파워로 수행될 수 있고, 상기 제2 이온 임플란트 공정은 1 keV 내지 10 keV의 파워로 수행될 수 있다. 이로써, 제1 깊은 웰 영역(DW1)이 제1 얕은 웰 영역(SW1)보다 아래에 형성될 수 있다.
상기 제1 이온 임플란트 공정의 불순물 도즈는 상기 제2 이온 임플란트 공정의 불순물 도즈보다 더 낮을 수 있다. 상기 제1 이온 임플란트 공정은 1.0 E18/cm3 내지 1.0 E19/cm3의 불순물 도즈로 수행될 수 있고, 상기 제2 이온 임플란트 공정은 1.0 E20/cm3 내지 1.0 E21/cm3의 불순물 도즈로 수행될 수 있다.
제2 하부 불순물 영역(LDR2)을 형성하는 것은, NMOSFET 영역(NR)에 제2 깊은 웰 영역(DW2)을 형성하는 것, 및 NMOSFET 영역(NR)에 제2 얕은 웰 영역(SW2)을 형성하는 것을 포함할 수 있다. 상기 제1 마스크막이 선택적으로 제거될 수 있다. 기판(100)의 PMOSFET 영역(PR) 상에 제2 마스크막(미도시)이 형성될 수 있다. 상기 제2 마스크막은 NMOSFET 영역(NR)을 노출할 수 있다. 제3 이온 임플란트 공정을 수행하여, NMOSFET 영역(NR)에 제2 깊은 웰 영역(DW2)이 형성될 수 있다. 제4 이온 임플란트 공정을 수행하여, NMOSFET 영역(NR)에 제2 얕은 웰 영역(SW2)이 형성될 수 있다. 상기 제3 및 제4 이온 임플란트 공정들은 고 에너지를 이용한 이온 임플란트 공정일 수 있다. 상기 제2 마스크막은, 상기 제3 이온 임플란트 공정 및 상기 제4 이온 임플란트 공정 동안 PMOSFET 영역(PR)에 불순물이 주입되는 것을 방지할 수 있다.
상기 제3 및 제4 이온 임플란트 공정들은 붕소(B), 갈륨(Ga) 또는 인듐(In)과 같은 불순물을 사용할 수 있다. 상기 제3 및 제4 이온 임플란트 공정들에 관한 구체적인 설명들은, 앞서 제1 및 제2 이온 임플란트 공정들에 관한 구체적인 설명과 실질적으로 유사할 수 있다.
고 에너지를 이용한 이온 임플란트 공정 이후에 제1 어닐 공정이 수행될 수 있다. 상기 제1 어닐 공정을 통하여, 제1 및 제2 하부 불순물 영역들(LDR1, LDR2) 내의 불순물들이 확산될 수 있다. 일 예로, 상기 제1 어닐 공정은 저온 소크 어닐(low temperature soak annealing), 플래시 램프 어닐(flash lamp annealing), 레이저 어닐(laser annealing) 또는 스파이크 어닐(spike annealing)일 수 있다.
도 5, 도 6a 내지 도 6c 및 도 15를 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다(S200). 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 형성될 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 형성될 수 있다.
구체적으로 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 제1 활성 패턴들(AP1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 제2 활성 패턴들(AP2) 사이에 제2 트렌치들(TR2)이 형성될 수 있다. 제1 트렌치들(TR1)의 바닥은 제1 얕은 웰 영역(SW1)의 바닥면과 상면 사이에 위치할 수 있다. 제2 트렌치들(TR2)의 바닥은 제2 얕은 웰 영역(SW2)의 바닥면과 상면 사이에 위치할 수 있다.
도 7, 도 8a 내지 도 8c 및 도 15를 참조하면, 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 이용하여 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 상에 저 에너지를 이용한 이온 임플란트 공정을 수행하여, 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 제1 상부 불순물 영역(UDR1) 및 제2 상부 불순물 영역(UDR2)이 형성될 수 있다(S300).
제1 상부 불순물 영역(UDR1)을 형성하는 것은, 제1 활성 패턴들(AP1) 각각의 상부에 제1 안티-펀치 스루 영역(APT1)을 형성하는 것, 및 제1 활성 패턴들(AP1) 각각의 상부에 제1 채널 영역(CH1)을 형성하는 것을 포함할 수 있다. 기판(100)의 NMOSFET 영역(NR) 상에 제3 마스크막(미도시)이 형성될 수 있다. 상기 제3 마스크막은 PMOSFET 영역(PR)을 노출할 수 있다. 제5 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR)의 제1 활성 패턴들(AP1)에 제1 안티-펀치 스루 영역(APT1)이 형성될 수 있다. 제6 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR)의 제1 활성 패턴들(AP1)에 제1 채널 영역(CH1)이 형성될 수 있다. 상기 제4 및 제5 이온 임플란트 공정들은 저 에너지를 이용한 이온 임플란트 공정일 수 있다. 상기 제3 마스크막은, 상기 제5 이온 임플란트 공정 및 상기 제6 이온 임플란트 공정 동안 NMOSFET 영역(NR)에 불순물이 주입되는 것을 방지할 수 있다.
상기 제5 및 제6 이온 임플란트 공정들은 인(P), 안티몬(Sb) 또는 비소(As)와 같은 불순물을 사용할 수 있다. 상기 제5 이온 임플란트 공정은 상기 제6 이온 임플란트 공정보다 더 높은 파워로 수행될 수 있다. 상기 제5 이온 임플란트 공정은 1 keV 내지 10 keV의 파워로 수행될 수 있고, 상기 제6 이온 임플란트 공정은 1 keV 내지 10 keV의 파워로 수행될 수 있다. 이로써, 제1 안티-펀치 스루 영역(APT1)이 제1 채널 영역(CH1)보다 아래에 형성될 수 있다. 저 에너지를 이용한 이온 임플란트 공정은 고 에너지를 이용한 이온 임플란트 공정에 비해 더 낮은 파워로 수행되기 때문에, 제1 상부 불순물 영역(UDR1)은 제1 하부 불순물 영역(LDR1)보다 위에 형성될 수 있다.
상기 제5 이온 임플란트 공정의 불순물 도즈는 상기 제6 이온 임플란트 공정의 불순물 도즈보다 더 높을 수 있다. 상기 제5 이온 임플란트 공정은 1.0 E20/cm3 내지 1.0 E21/cm3의 불순물 도즈로 수행될 수 있고, 상기 제6 이온 임플란트 공정은 1.0 E19/cm3 내지 1.0 E20/cm3의 불순물 도즈로 수행될 수 있다.
제2 상부 불순물 영역(UDR2)을 형성하는 것은, 제2 활성 패턴들(AP2) 각각의 상부에 제2 안티-펀치 스루 영역(APT2)을 형성하는 것, 및 제2 활성 패턴들(AP2) 각각의 상부에 제2 채널 영역(CH2)을 형성하는 것을 포함할 수 있다. 상기 제3 마스크막이 선택적으로 제거될 수 있다. 기판(100)의 PMOSFET 영역(PR) 상에 제4 마스크막(미도시)이 형성될 수 있다. 상기 제4 마스크막은 NMOSFET 영역(NR)을 노출할 수 있다. 제7 이온 임플란트 공정을 수행하여, NMOSFET 영역(NR)의 제2 활성 패턴들(AP2)에 제2 안티-펀치 스루 영역(APT2)이 형성될 수 있다. 제8 이온 임플란트 공정을 수행하여, NMOSFET 영역(NR)의 제2 활성 패턴들(AP2)에 제2 채널 영역(CH2)이 형성될 수 있다. 상기 제7 및 제8 이온 임플란트 공정들은 저 에너지를 이용한 이온 임플란트 공정일 수 있다. 상기 제4 마스크막은, 상기 제7 이온 임플란트 공정 및 상기 제8 이온 임플란트 공정 동안 PMOSFET 영역(PR)에 불순물이 주입되는 것을 방지할 수 있다.
상기 제7 및 제8 이온 임플란트 공정들은 붕소(B), 갈륨(Ga) 또는 인듐(In)과 같은 불순물을 사용할 수 있다. 상기 제7 및 제8 이온 임플란트 공정들에 관한 구체적인 설명들은, 앞서 제5 및 제6 이온 임플란트 공정들에 관한 구체적인 설명과 실질적으로 유사할 수 있다.
저 에너지를 이용한 이온 임플란트 공정 이후에 제2 어닐 공정이 수행될 수 있다. 상기 제2 어닐 공정을 통하여, 제1 및 제2 상부 불순물 영역들(UDR1, UDR2) 내의 불순물들이 확산될 수 있다. 일 예로, 상기 제2 어닐 공정은 저온 소크 어닐(low temperature soak annealing), 플래시 램프 어닐(flash lamp annealing), 레이저 어닐(laser annealing) 또는 스파이크 어닐(spike annealing)일 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 제1 채널 영역(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제2 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 제2 채널 영역(CH2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제1 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다.
희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 상기 콘택 홀들 내에 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 접촉하는 콘택들(AC)이 형성될 수 있다. 콘택들(AC) 각각은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다.
구체적으로, 상기 콘택 홀들을 부분적으로 채우는 베리어막(160)이 형성될 수 있다. 베리어막(160)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다. 상기 콘택 홀들을 완전히 채우는 도전막이 형성될 수 있다. 제2 층간 절연막(120)의 상면이 노출될 때까지 상기 도전막을 평탄화하여, 도전 기둥(165)을 형성할 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
도 16a 및 도 16b는 본 발명의 제조방법과는 다른 제1 비교예를 설명하기 위한 단면도들이다.
도 16a를 참조하면, 기판(100) 상에 고 에너지를 이용한 이온 임플란트 공정을 수행하지 않고 기판(100)을 패터닝할 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다.
도 16b를 참조하면, 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 상에 고 에너지를 이용한 이온 임플란트 공정을 수행하여, 제1 및 제2 하부 불순물 영역들(LDR1, LDR2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 상에 저 에너지를 이용한 이온 임플란트 공정을 수행하여, 제1 및 제2 상부 불순물 영역들(UDR1, UDR2)이 형성될 수 있다.
제1 비교예에 따르면, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성된 이후에 고 에너지를 이용한 이온 임플란트 공정 및 저 에너지를 이용한 이온 임플란트 공정이 모두 수행될 수 있다. 고 에너지를 이용한 이온 임플란트 공정에 의해, 제1 및 제2 활성 패턴들(AP1, AP2)이 손상될 수 있다. 이는 제1 및 제2 활성 패턴들(AP1, AP2) 내에 격자 불량(예를 들어, 적층 결함(stacking fault), SF)을 야기할 수 있다.
도 17a 및 도 17b는 본 발명의 제조방법과는 다른 제2 비교예를 설명하기 위한 단면도들이다.
도 17a를 참조하면, 기판(100) 상에 고 에너지를 이용한 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 각각 제1 하부 불순물 영역(LDR1) 및 제2 하부 불순물 영역(LDR2)이 형성될 수 있다. 기판(100) 상에 저 에너지를 이용한 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 각각 제1 상부 불순물 영역(UDR1) 및 제2 상부 불순물 영역(UDR2)이 형성될 수 있다. 고 에너지를 이용한 이온 임플란트 공정 및 저 에너지를 이용한 이온 임플란트 공정 이후에 어닐 공정이 수행될 수 있다. 제2 비교예에 따르면, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하기 전에, 고 에너지를 이용한 이온 임플란트 공정 및 저 에너지를 이용한 이온 임플란트 공정이 기판(100) 상에 수행될 수 있다.
도 17b를 참조하면, 제1 및 제2 하부 불순물 영역들(LDR1, LDR2) 및 제1 및 제2 상부 불순물 영역들(UDR1, UDR2)이 형성된 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 및 제2 상부 불순물 영역들(UDR1, UDR2) 내에서 불순물 농도 프로파일은 균일하지 않을 수 있다. 이로써, 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)의 폭 및 모양이 서로 다르게 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 폭 및 모양이 서로 다를 경우, 반도체 소자의 전기적 특성이 저하될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 고 에너지를 이용한 이온 임플란트 공정을 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하기 전에 수행할 수 있다. 이로써, 앞서 도 16a 및 16b를 참조하여 설명한 제1 비교예에서 발생될 수 있는 적층 결함을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 저 에너지를 이용한 이온 임플란트 공정을 제1 및 제2 활성 패턴들(AP1, AP2)을 형성한 후에 수행할 수 있다. 이로써, 앞서 도 17a 및 17b를 참조하여 설명한 제2 비교예에서 발생될 수 있는 제1 및 제2 활성 패턴들(AP1, AP2)의 폭 및 모양이 서로 달라지는 것을 방지할 수 있다.
도 18a 내지 도 18c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 14d을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 및 도 18a 내지 도 18c를 참조하면, 도 5 및 도 6a 내지 도 6c의 결과물 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 상에 저 에너지를 이용한 이온 임플란트 공정을 수행하여, 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 제1 상부 불순물 영역(UDR1) 및 제2 상부 불순물 영역(UDR2)이 형성될 수 있다(S300).
제1 상부 불순물 영역(UDR1)을 형성하는 것은, 제1 활성 패턴들(AP1) 각각의 상부에 제1 안티-펀치 스루 영역(APT1)을 형성하는 것을 포함할 수 있다. 제2 상부 불순물 영역(UDR2)을 형성하는 것은, 제2 활성 패턴들(AP2) 각각의 상부에 제2 안티-펀치 스루 영역(APT2)을 형성하는 것을 포함할 수 있다. 저 에너지를 이용한 이온 임플란트 공정 이후에 어닐 공정이 수행될 수 있다.
앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 달리, 불순물이 도핑된 제1 채널 영역(CH1)을 형성하기 위한 제6 이온 임플란트 공정, 및 불순물이 도핑된 제2 채널 영역(CH2)을 형성하기 위한 제8 이온 임플란트 공정은 생략될 수 있다.
제1 및 제2 안티-펀치 스루 영역들(APT1, APT2) 상에 제1 및 제2 채널 영역들(CH1, CH2)이 각각 정의될 수 있다. 제1 및 제2 채널 영역들(CH1, CH2)은 제1 및 제2 안티-펀치 스루 영역들(APT1, APT2)에서 각각 확산된 불순물을 포함할 수 있다. 본 실시예에 따른 제1 및 제2 채널 영역들(CH1, CH2) 각각의 불순물 농도는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 제1 및 제2 채널 영역들(CH1, CH2) 각각의 불순물 농도에 비해 더 낮을 수 있다.
이후의 공정은 앞서 도 9 내지 도 14d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 14d을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 19a 내지 도 19c를 참조하면, 기판(100) 상에 고 에너지를 이용한 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 각각 제1 하부 불순물 영역(LDR1) 및 제2 하부 불순물 영역(LDR2)이 형성될 수 있다. 추가적으로, 기판(100) 상에 이온 임플란트 공정을 수행하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 각각 제1 안티-펀치 스루 영역(APT1) 및 제2 안티-펀치 스루 영역(APT2)이 형성될 수 있다. 제1 및 제2 안티-펀치 스루 영역들(APT1, APT2)을 형성하기 위한 이온 임플란트 공정은, 고 에너지를 이용한 이온 임플란트 공정보다 더 낮은 파워로 수행될 수 있다.
이후의 공정은 앞서 도 5 내지 도 14d를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)이 형성된 이후에 저 에너지를 이용한 이온 임플란트 공정을 수행하여, 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 제1 이온 임플란트 공정을 수행하여, 상기 기판 내에 하부 불순물 영역을 형성하는 것;
    상기 하부 불순물 영역이 형성된 상기 기판을 패터닝하여, 활성 패턴들을 형성하는 것; 및
    상기 활성 패턴들 상에 제2 이온 임플란트 공정을 수행하여, 상기 활성 패턴들 각각의 상부에 상부 불순물 영역을 형성하는 것을 포함하되,
    상기 하부 및 상부 불순물 영역들은 서로 동일한 도전형을 갖고,
    상기 상부 불순물 영역의 불순물의 농도는 상기 하부 불순물 영역의 불순물의 농도보다 더 큰 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 이온 임플란트 공정은, 상기 제2 이온 임플란트 공정보다 더 높은 파워로 수행되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 활성 패턴들 각각의 상부에 소스/드레인 패턴을 형성하는 것을 더 포함하되,
    상기 소스/드레인 패턴의 도전형은 상기 상부 불순물 영역의 도전형과 다른 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    서로 인접하는 한 쌍의 상기 활성 패턴들 사이의 트렌치의 바닥은, 상기 하부 불순물 영역의 상면과 바닥면 사이에 위치하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 상부 불순물 영역은 상기 하부 불순물 영역과 수직적으로 중첩되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 활성 패턴들 사이의 트렌치들을 채우는 소자 분리막을 형성하는 것을 더 포함하되,
    상기 활성 패턴들의 상부들은 상기 소자 분리막에 대해 수직하게 돌출된 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 이온 임플란트 공정을 수행한 후 제1 어닐 공정을 수행하는 것; 및
    상기 제2 이온 임플란트 공정을 수행한 후 제2 어닐 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 상부 불순물 영역을 형성하는 것은, 안티-펀치 스루 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 활성 패턴들을 가로지르는 희생 패턴을 형성하는 것; 및
    상기 희생 패턴을 게이트 전극으로 교체하는 것을 더 포함하는 반도체 소자의 제조 방법.
  11. 기판 상에 제1 이온 임플란트 공정을 수행하여 하부 불순물 영역을 형성하는 것;
    상기 제1 이온 임플란트 공정이 수행된 상기 기판 상에 마스크 패턴들을 형성하는 것;
    상기 마스크 패턴들을 식각 마스크로 상기 기판을 식각하여, 트렌치들을 형성하는 것;
    상기 트렌치들을 채우는 소자 분리막을 형성하는 것;
    상기 트렌치들이 형성된 상기 기판 상에 제2 이온 임플란트 공정을 수행하여 상부 불순물 영역을 형성하는 것; 및
    상기 상부 불순물 영역의 일부 상에 게이트 전극을 형성하는 것을 포함하되,
    상기 제1 이온 임플란트 공정은, 상기 제2 이온 임플란트 공정보다 더 높은 파워로 수행되는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 하부 및 상부 불순물 영역들은 서로 동일한 도전형을 갖는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 이온 임플란트 공정의 불순물 도즈는 상기 제2 이온 임플란트 공정의 불순물 도즈보다 더 낮은 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 이온 임플란트 공정을 수행한 후 제1 어닐 공정을 수행하는 것; 및
    상기 제2 이온 임플란트 공정을 수행한 후 제2 어닐 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    제2 이온 임플란트 공정이 수행된 이후, 상기 기판의 상부에 소스/드레인 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  16. 기판의 제1 영역 내에 제1 하부 불순물 영역을 형성하는 것;
    상기 제1 하부 불순물 영역이 형성된 상기 제1 영역을 패터닝하여, 제1 활성 패턴들을 형성하는 것;
    상기 제1 활성 패턴들 각각의 상부에 제1 상부 불순물 영역을 형성하는 것; 및
    상기 제1 활성 패턴들 각각의 상부에 제1 소스/드레인 패턴을 형성하는 것을 포함하되,
    상기 제1 소스/드레인 패턴의 도전형은 상기 제1 상부 불순물 영역의 도전형과 다른 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 하부 불순물 영역 및 상기 제1 상부 불순물 영역은, 서로 동일한 도전형을 갖는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 상부 불순물 영역의 불순물의 농도는 상기 제1 하부 불순물 영역의 불순물의 농도보다 더 큰 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    기판의 제2 영역 내에 제2 하부 불순물 영역을 형성하는 것;
    상기 제2 하부 불순물 영역이 형성된 상기 제2 영역을 패터닝하여, 제2 활성 패턴들을 형성하는 것; 및
    상기 제2 활성 패턴들 각각의 상부에 제2 상부 불순물 영역을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 활성 패턴들은 동시에 형성되는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 상부 불순물 영역의 도전형은 상기 제2 상부 불순물 영역의 도전형과 다른 반도체 소자의 제조 방법.
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