CN114388502A - 半导体装置 - Google Patents

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gate
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金文铉
姜明吉
金完敦
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Abstract

公开了一种半导体装置。所述半导体装置可以包括：基底；有源图案，位于基底的上部中并且在第一方向上延伸；栅电极，与有源图案交叉并且在与第一方向交叉的第二方向上延伸；第一栅极间隔件，覆盖栅电极的侧表面；第一抑制层，位于栅电极与第一栅极间隔件之间；以及栅极绝缘层，位于栅电极与有源图案之间。栅极绝缘层可以包括高k介电层和栅极氧化物层。栅极氧化物层可以位于高k介电层与有源图案之间。高k介电层可以局部地设置在栅极氧化物层与栅电极之间。

Description

半导体装置
本专利申请要求于2020年10月5日在韩国知识产权局提交的第10-2020-0128176号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置和/或制造该半导体装置的方法，并且具体地，涉及一种包括场效应晶体管的半导体装置和/或制造该半导体装置的方法。
背景技术
由于半导体装置的小尺寸、多功能和/或低成本特性，半导体装置被认为是电子产业中的重要元件。半导体装置可以被分类为用于存储数据的半导体存储器装置、用于处理数据的半导体逻辑装置以及包括存储器元件和逻辑元件两者的混合半导体装置。随着电子产业的发展，对具有改善的特性的半导体装置的需求日益增加。例如，对具有高可靠性、高性能和/或多功能的半导体装置的需求日益增加。为了满足这种需求，半导体装置的复杂性和/或集成密度正在增大。
发明内容
发明构思的实施例提供了一种具有改善的电特性和可靠性特性的半导体装置。
发明构思的实施例提供了一种具有低功耗性质的半导体装置。
根据发明构思的实施例，半导体装置可以包括：基底；有源图案，位于基底的上部中并且在第一方向上延伸；栅电极，与有源图案交叉并且在与第一方向交叉的第二方向上延伸；第一栅极间隔件，覆盖栅电极的侧表面；第一抑制层，位于栅电极与第一栅极间隔件之间；以及栅极绝缘层，位于栅电极与有源图案之间。栅极绝缘层可以包括高k介电层和栅极氧化物层。栅极氧化物层可以位于高k介电层与有源图案之间。高k介电层可以局部地设置在栅极氧化物层与栅电极之间。
根据发明构思的实施例，半导体装置可以包括：基底；有源图案，位于基底的上部中并且在第一方向上延伸；栅电极，与有源图案交叉并且在与第一方向交叉的第二方向上延伸；第一栅极间隔件，覆盖栅电极的侧表面；第一抑制层，位于栅电极与第一栅极间隔件之间；以及栅极绝缘层，位于栅电极与有源图案之间。栅极绝缘层可以包括高k介电层和栅极氧化物层。栅极氧化物层可以位于高k介电层与有源图案之间。高k介电层可以沿着栅极氧化物层的顶表面和第一抑制层的侧表面延伸。高k介电层在栅极氧化物层的顶表面上的厚度可以比高k介电层在第一抑制层的侧表面上的厚度大。
根据发明构思的实施例，半导体装置可以包括：基底；有源图案，位于基底的上部中并且在第一方向上延伸，有源图案包括彼此堆叠的多个沟道层；栅电极，与有源图案交叉并且围绕所述多个沟道层，栅电极在与第一方向交叉的第二方向上延伸；栅极间隔件，覆盖栅电极的侧表面；抑制层，位于栅电极与栅极间隔件之间；一对源极/漏极图案，位于栅电极的两侧处；栅极绝缘层，位于栅电极与所述多个沟道层中的每个沟道层之间；层间绝缘层，覆盖栅电极和栅极间隔件；有源接触件，穿透层间绝缘层并且相应地连接到所述一对源极/漏极图案；以及栅极接触件，穿透层间绝缘层的至少一部分并且连接到栅电极。栅极绝缘层可以包括高k介电层和栅极氧化物层。栅极氧化物层可以位于高k介电层与所述多个沟道层中的每个沟道层之间。高k介电层可以局部地设置在栅极氧化物层与栅电极之间。
附图说明
根据下面结合附图的简要描述，将更清楚地理解示例实施例。附图表示如这里描述的非限制性示例实施例。
图1是示出根据发明构思的实施例的半导体装置的平面图。
图2A和图2B是分别沿着图1的线I-I'和II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。
图3A至图3F是各自示出了根据发明构思的实施例的半导体装置的一部分(例如，图2A中的A部分)的放大剖视图。
图4是沿着图1的线II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。
图5A和图5B是分别沿着图1的线I-I'和II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。
图6A、图7A、图10A、图13A和图15A是示出根据发明构思的实施例的制造半导体装置的方法的平面图。
图6B、图7B、图8、图9、图10B、图11、图12、图13B、图14A、图15B、图16A和图17A是各自沿着图6A、图7A、图10A、图13A和图15A的线I-I'中的对应的一条截取的剖视图，用于示出根据发明构思的实施例的制造半导体装置的方法。
图6C、图7C、图14B、图15C、图16B和图17B是各自沿着图6A、图7A、图10A、图13A和图15A的线II-II'中的对应的一条截取的剖视图，用于示出根据发明构思的实施例的制造半导体装置的方法。
应当注意的是，这些图意图示出某些示例实施例中使用的方法、结构和/或材料的一般特性，并且意图对下面提供的书面描述进行补充。然而，这些附图不是按比例绘制的并且可能没有精确地反映任何给定实施例的精确的结构或性能特性，不应被解释为限定或限制示例实施例所涵盖的值的范围或性质。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各幅附图中使用相似或相同的附图标号意图指示存在相似或相同的元件或特征。
具体实施方式
当术语“约”或“基本上”在本说明书中与数值结合使用时，意图的是，相关数值包括所陈述的数值周围的制造或操作公差(例如，±10％)。此外，当词语“大致”和“基本上”与几何形状结合使用时，意图的是，不需要几何形状的精度，而是形状的界限在公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解的是，这些值和形状应被解释为包括在所陈述的数值或形状附近的制造或操作公差(例如，±10％)。
现在将参照附图更充分地描述发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据发明构思的实施例的半导体装置的平面图。图2A和图2B是分别沿着图1的线I-I'和II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。
参照图1、图2A和图2B，可以提供包括第一单元区域PR和第二单元区域NR的基底100。基底100可以包括半导体基底或化合物半导体基底，半导体基底由硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种形成或者包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种。在实施例中，基底100可以是硅基底。基底100的顶表面可以与第一方向D1和第二方向D2平行，并且可以与第三方向D3垂直。第一方向D1、第二方向D2和第三方向D3可以彼此正交。
第二沟槽TR2可以形成在基底100的上部中，以限定第一单元区域PR和第二单元区域NR。第二沟槽TR2可以置于第一单元区域PR与第二单元区域NR之间。第一单元区域PR和第二单元区域NR可以在第二方向D2上彼此间隔开，且第二沟槽TR2置于第一单元区域PR与第二单元区域NR之间。
第一单元区域PR和第二单元区域NR可以是其中设置有构成逻辑电路的标准单元的区域。作为示例，第一单元区域PR可以是其中设置有PMOS场效应晶体管的区域，第二单元区域NR可以是其中设置有NMOS场效应晶体管的区域。
第一有源图案AP1和第二有源图案AP2可以由形成在基底100的上部中的第一沟槽TR1限定。第一有源图案AP1和第二有源图案AP2可以分别设置在第一单元区域PR和第二单元区域NR上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。第一有源图案AP1和第二有源图案AP2可以是基底100的在第三方向D3上突出的部分。第一有源图案AP1和第二有源图案AP2在第一方向D1和第二方向D2上的宽度可以随着沿第三方向D3对其进行测量而减小。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由氧化硅形成或包括氧化硅。第一有源图案AP1和第二有源图案AP2中的每个的上部可以在器件隔离层ST上方突出(例如，见图2B)。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2中的每个的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2中的每个的侧表面的一部分。
第一有源图案AP1和第二有源图案AP2中的每个可以包括堆叠的多个沟道层CH。沟道层CH可以设置在第一有源图案AP1和第二有源图案AP2中的每个的上部中。沟道层CH可以在第三方向D3上彼此间隔开。沟道层CH可以由例如硅(Si)、锗(Ge)和硅-锗(SiGe)中的至少一种形成或者包括例如硅(Si)、锗(Ge)和硅-锗(SiGe)中的至少一种。作为示例，沟道层CH可以由硅(Si)形成或者包括硅(Si)。
一对第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部中。作为示例，第一源极/漏极图案SD1可以是第一导电型(例如，p型)的杂质区域。沟道层CH可以设置在一对第一源极/漏极图案SD1之间。
一对第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部中。作为示例，第二源极/漏极图案SD2可以是第二导电型(例如，n型)的杂质区域。沟道层CH可以设置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面可以与沟道层CH中的最高的沟道层CH的最高表面基本上位于同一水平处。然而，发明构思不限于该示例，在实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面可以位于比沟道层CH中的最高的沟道层CH的最高表面高的水平处。
第一源极/漏极图案SD1可以由其晶格常数比基底100的半导体材料的晶格常数大的半导体材料(例如，SiGe)形成或者包括其晶格常数比基底100的半导体材料的晶格常数大的半导体材料(例如，SiGe)。第一源极/漏极图案SD1可以对沟道层CH施加压缩应力。第二源极/漏极图案SD2可以与基底100由相同的半导体材料(例如，Si)形成或者包括相同的半导体材料(例如，Si)。
栅电极GE可以被设置为与第一有源图案AP1和第二有源图案AP2交叉并且在第二方向D2上延伸。栅电极GE的一部分可以在第三方向D3上与沟道层CH叠置。
参照图2A，栅电极GE可以包括第一部分GE1和第二部分GE2，第一部分GE1设置在第一有源图案AP1和第二有源图案AP2中的每个的顶表面上，第二部分GE2设置在第一源极/漏极图案SD1与第二源极/漏极图案SD2之间的区域中的每个中。栅电极GE的第一部分GE1可以位于比第一有源图案AP1和第二有源图案AP2中的每个的顶表面以及第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面高的水平处。栅电极GE的第二部分GE2可以在沟道层CH之间在第二方向D2上延伸，以与栅电极GE的第一部分GE1的底表面平行。
参照图2B，栅电极GE可以设置在沟道层CH中的每个的顶表面、底表面和侧表面上。例如，第一单元区域PR和第二单元区域NR上的每个晶体管可以是其中栅电极GE被设置为三维地围绕沟道层CH的三维场效应晶体管。
第一栅极间隔件GS1和第二栅极间隔件GS2可以设置为覆盖栅电极GE的侧表面。参照图2A，第一栅极间隔件GS1可以覆盖栅电极GE的第一部分GE1的侧表面，并且第二栅极间隔件GS2可以覆盖栅电极GE的第二部分GE2的侧表面。
第一栅极间隔件GS1和第二栅极间隔件GS2可以在第二方向D2上或沿着栅电极GE延伸。第一栅极间隔件GS1的顶表面可以位于比栅电极GE的第一部分GE1的顶表面高的水平处。第一栅极间隔件GS1和第二栅极间隔件GS2可以由例如SiCN、SiCON和SiN中的至少一种形成或者包括例如SiCN、SiCON和SiN中的至少一种。在实施例中，第一栅极间隔件GS1和第二栅极间隔件GS2可以是包括从SiCN、SiCON和SiN中选择的至少两种不同的材料的多层结构。
第一抑制层INH1可以设置在第一栅极间隔件GS1与栅电极GE的第一部分GE1之间。第一抑制层INH1可以与栅电极GE的第一部分GE1直接接触。第一栅极间隔件GS1和栅电极GE的第一部分GE1可以彼此间隔开，且第一抑制层INH1置于第一栅极间隔件GS1与栅电极GE的第一部分GE1之间。第一抑制层INH1可以覆盖第一栅极间隔件GS1的与栅电极GE的第一部分GE1相邻的侧表面。
第二抑制层INH2可以设置在第二栅极间隔件GS2与栅电极GE的第二部分GE2之间。第二抑制层INH2可以与栅电极GE的第二部分GE2直接接触。第二栅极间隔件GS2和栅电极GE的第二部分GE2可以彼此间隔开，且第二抑制层INH2置于第二栅极间隔件GS2与栅电极GE的第二部分GE2之间。第二抑制层INH2可以覆盖第二栅极间隔件GS2的与栅电极GE的第二部分GE2相邻的侧表面，并且可以覆盖第二栅极间隔件GS2的与沟道层CH相邻的顶表面和底表面。
第一抑制层INH1和第二抑制层INH2可以防止或抑制将在下面描述的高k介电层HK在栅电极GE的侧表面上沉积。高k介电层HK可以不在设置有第一抑制层INH1或第二抑制层INH2的表面上沉积，并且即使当高k介电层HK在设置有第一抑制层INH1或第二抑制层INH2的表面上沉积时，高k介电层HK也可以沉积为具有比未设置有第一抑制层INH1或第二抑制层INH2的表面上的厚度薄的厚度。第一抑制层INH1和第二抑制层INH2可以由相同的材料形成或者包括相同的材料。作为示例，在高k介电层HK包括氧化铪(HfO2)的情况下，第一抑制层INH1和第二抑制层INH2可以包括乙酰丙酮(CH3COCH2COCH3)，但是发明构思不限于该示例。例如，第一抑制层INH1和第二抑制层INH2的材料性质可以根据高k介电层HK的材料性质而改变。
栅极盖图案GP可以设置在栅电极GE上。例如，第一抑制层INH1可以设置在栅极盖图案GP与第一栅极间隔件GS1之间，并且栅极盖图案GP可以与第一抑制层INH1接触。栅极盖图案GP可以沿着栅电极GE并且在第二方向D2上延伸。栅极盖图案GP可以由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成或者包括相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成或者包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以设置在栅电极GE与沟道层CH之间。更具体地，包括栅极氧化物层IL和高k介电层HK的栅极绝缘层GI可以设置在栅电极GE的第一部分GE1与沟道层CH中的最高的沟道层CH之间以及栅电极GE的第二部分GE2与沟道层CH之间。栅极绝缘层GI可以沿着栅电极GE的第一部分GE1的底表面以及第二部分GE2的顶表面和底表面延伸。栅极绝缘层GI可以覆盖设置在栅电极GE下方的器件隔离层ST的顶表面。
当在图2A的剖视图中观看时，栅极绝缘层GI的栅极氧化物层IL和高k介电层HK可以在第一方向D1上与每个沟道层CH的一部分叠置，并且可以在第一方向D1上不与第一抑制层INH1和第二抑制层INH2以及第一栅极间隔件GS1和第二栅极间隔件GS2叠置。当在图2B的剖视图中观看时，栅极绝缘层GI的栅极氧化物层IL和高k介电层HK可以设置为围绕每个沟道层CH的顶表面、底表面和侧表面。栅极氧化物层IL可以设置在高k介电层HK与沟道层CH之间。
栅极氧化物层IL可以由例如氧化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅和氮氧化硅中的至少一种。在实施例中，栅极氧化物层IL可以由氧化硅形成或者包括氧化硅。高k介电层HK可以由介电常数比氧化硅和氮化硅的介电常数高的高k介电材料中的至少一种形成或者包括介电常数比氧化硅和氮化硅的介电常数高的高k介电材料中的至少一种。高k介电层HK可以由例如氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种形成或者包括例如氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
将参照图3A至图3F更详细地描述包括栅极氧化物层IL和高k介电层HK的栅极绝缘层GI以及与其相邻的其他元件。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且可以与每个沟道层CH相邻。第一金属图案可以包括可以用于调整晶体管的阈值电压的逸出功金属。通过调整第一金属图案的厚度和组成，可以能够实现具有期望的阈值电压的晶体管。
第一金属图案可以由金属氮化物形成或者包括金属氮化物。例如，第一金属图案可以包括从由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中选择的至少一种金属材料以及氮(N)。在实施例中，第一金属图案还可以包括碳(C)。第一金属图案可以包括堆叠的多个逸出功金属层。
第二金属图案可以包括其电阻比第一金属图案的电阻低的金属材料。例如，第二金属图案可以包括从由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组中选择的至少一种金属材料。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以覆盖第一栅极间隔件GS1以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110可以具有与栅极盖图案GP的顶表面和第一栅极间隔件GS1的顶表面基本上共面的顶表面。第二层间绝缘层120可以设置在第一层间绝缘层110上，以覆盖栅极盖图案GP的顶表面和第一栅极间隔件GS1的顶表面。例如，第一层间绝缘层110和第二层间绝缘层120可以由氧化硅形成或者包括氧化硅。
有源接触件AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。一对有源接触件AC可以分别设置在栅电极GE的两侧处。当在平面图中观看时，每个有源接触件AC可以是在第二方向D2上延伸的条状图案。
每个有源接触件AC可以包括导电图案FM和包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成或者包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成或者包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成或者包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种。
有源接触件AC可以是自对准接触件。换句话说，可以使用栅极盖图案GP和第一栅极间隔件GS1以自对准方式形成有源接触件AC。例如，有源接触件AC可以覆盖第一栅极间隔件GS1的侧表面的至少一部分。与示出的结构不同，有源接触件AC可以覆盖栅极盖图案GP的顶表面的一部分。
硅化物图案SC可以设置在有源接触件AC中的每个与第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个之间。每个有源接触件AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的对应的一个。硅化物图案SC可以由金属硅化物材料中的至少一种形成或者包括金属硅化物材料中的至少一种。例如，硅化物图案SC可以由硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种形成或者包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
电连接到栅电极GE的栅极接触件GC可以设置为穿透第二层间绝缘层120和栅极盖图案GP。例如，栅极接触件GC可以在第一单元区域PR与第二单元区域NR之间设置在器件隔离层ST上。当在平面图中观看时，栅极接触件GC可以是在第一方向D1上延伸的条状图案。与有源接触件AC类似，栅极接触件GC可以包括导电图案FM和包围导电图案FM的阻挡图案BM。
第三层间绝缘层130可以设置在第二层间绝缘层120上。第一互连线M1、第一过孔V1和第二过孔V2可以设置在第三层间绝缘层130中。第一过孔V1和第二过孔V2可以设置在第一互连线M1下方。第一互连线M1可以在第一方向D1上延伸。第一互连线M1可以在第一方向D1或第二方向D2上布置。第一过孔V1可以设置在第一互连线M1中的一条与有源接触件AC中的一个之间，以将它们彼此电连接。第二过孔V2可以设置在第一互连线M1中的一条与栅极接触件GC中的一个之间，以将它们彼此电连接。
第一互连线M1与第一过孔V1或第二过孔V2可以连接为形成单个导电结构。例如，可以通过相同的工艺形成第一互连线M1与第一过孔V1或第二过孔V2。第一互连线M1与第一过孔V1或第二过孔V2可以构成通过双镶嵌工艺形成的单个导电结构。尽管未示出，但是还可以在第三层间绝缘层130上堆叠另外的金属层(例如，M2、M3、M4等)。
图3A至图3F是各自示出了根据发明构思的实施例的半导体装置的一部分(例如，图2A中的A部分)的放大剖视图。将参照图3A至图3F更详细地描述半导体装置的详细结构。
参照图1、图2A、图2B和图3A，每个沟道层CH可以包括第一部分CHa和第二部分CHb，第一部分CHa在第三方向D3上与第一栅极间隔件GS1和第二栅极间隔件GS2以及第一抑制层INH1和第二抑制层INH2叠置，第二部分CHb设置在第一部分CHa之间，在第一方向D1上延伸，并且在第三方向D3上与栅电极GE叠置。第一部分CHa可以在第一方向D1上彼此间隔开，且第二部分CHb置于第一部分CHa之间。第二部分CHb可以设置在第一部分CHa之间，并且可以在第三方向D3上具有均匀的厚度。
每个第一部分CHa可以在第三方向D3上具有第一厚度T1，并且第二部分CHb可以在第三方向D3上具有第二厚度T2。例如，第一厚度T1可以被定义为每个第一部分CHa在第三方向D3上的最大厚度。第一厚度T1可以比第二厚度T2大。
每个第一部分CHa可以具有与第二部分CHb相邻的内侧表面CHas。每个第一部分CHa的内侧表面CHas可以与例如第三方向D3平行。每个第一部分CHa的内侧表面CHas的一部分可以与第二部分CHb接触，并且另一部分可以与栅极绝缘层GI接触但不与第二部分CHb接触。
第二部分CHb可以具有与栅电极GE相邻的顶表面CHbt。第二部分CHb的顶表面CHbt可以与例如第一方向D1和第二方向D2平行，并且可以与每个第一部分CHa的内侧表面CHas垂直。第二部分CHb的顶表面CHbt可以覆盖有栅极氧化物层IL。
包括栅极氧化物层IL和高k介电层HK的栅极绝缘层GI可以设置在由第一部分CHa的相对的内侧表面CHas和第二部分CHb的顶表面CHbt围绕的空间中。详细地，栅极氧化物层IL和高k介电层HK可以在第一方向D1上与第一部分CHa叠置，并且可以设置在栅电极GE与第二部分CHb之间。栅极氧化物层IL可以覆盖第二部分CHb的顶表面CHbt和第一部分CHa的内侧表面CHas的部分，并且高k介电层HK可以覆盖栅极氧化物层IL的顶表面ILt和第一部分CHa的内侧表面CHas的未被栅极氧化物层IL覆盖的部分。
高k介电层HK的顶表面HKt可以与栅电极GE的顶表面或底表面接触。高k介电层HK可以不设置在第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s上。换句话说，高k介电层HK可以不与第一抑制层INH1和第二抑制层INH2接触。高k介电层HK在第三方向D3上的厚度可以在第一部分CHa之间具有基本上恒定的值。高k介电层HK的顶表面HKt可以与第一方向D1和第二方向D2平行。例如，高k介电层HK的顶表面HKt可以与栅电极GE的顶表面或底表面基本上共面。例如，高k介电层HK的顶表面HKt可以位于低于或等于第一部分CHa的顶表面和第一栅极间隔件GS1的底表面的水平处。
由于高k介电层HK不设置在第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s上，因此可以能够减小栅电极GE与第一源极/漏极图案SD1之间的电容。这可以能够实现低功耗半导体装置。
由于高k介电层HK设置为在栅电极GE的顶表面或底表面上具有恒定的厚度，因此可以能够减小半导体装置中的内部漏电流，从而改善半导体装置的可靠性。
参照图1、图2A、图2B和图3B，高k介电层HK可以设置在栅极氧化物层IL的顶表面ILt、第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s上。为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
高k介电层HK可以在第一方向D1上延伸以覆盖栅极氧化物层IL的顶表面ILt，并且可以在第三方向D3上延伸以覆盖第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s中的每个。高k介电层HK可以设置为围绕栅电极GE。与附图中示出的不同，高k介电层HK可以设置为覆盖第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s中的每个的一部分。
高k介电层HK的设置在栅极氧化物层IL的顶表面ILt上的一部分可以在第三方向D3上具有第三厚度T3。高k介电层HK的设置在第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s上的另一部分可以在第一方向D1上具有第四厚度T4。第三厚度T3可以比第四厚度T4大。第三厚度T3比第四厚度T4大的结构可以是由高k介电层HK与第一抑制层INH1和第二抑制层INH2之间的材料性质的差异引起的。
由于高k介电层HK在第一抑制层INH1的侧表面INH1s和第二抑制层INH2的侧表面INH2s上比在栅极氧化物层IL的顶表面ILt上薄，因此可以能够减小栅电极GE与第一源极/漏极图案SD1之间的寄生电容。这可以能够实现低功耗半导体装置。
参照图1、图2A、图2B和图3C，栅极氧化物层IL可以设置为覆盖每个沟道层CH的第一部分CHa和第二部分CHb。为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
栅极氧化物层IL可以共形地覆盖第一部分CHa的内侧表面CHas和第二部分CHb的顶表面CHbt。栅极氧化物层IL的厚度可以在第一部分CHa的内侧表面CHas和第二部分CHb的顶表面CHbt上是基本上恒定的。栅极氧化物层IL的最高表面ILt可以与第一部分CHa的顶表面、高k介电层HK的顶表面HKt以及栅电极GE的顶表面或底表面基本上共面。
高k介电层HK可以被栅极氧化物层IL和栅电极GE包围。高k介电层HK可以与沟道层CH间隔开，且栅极氧化物层IL置于高k介电层HK与沟道层CH之间。
参照图1、图2A、图2B和图3D，栅极氧化物层IL可以设置为覆盖每个沟道层CH的第一部分CHa和第二部分CHb，并且高k介电层HK可以设置在栅极氧化物层IL上以沿着栅极氧化物层IL的顶表面延伸。为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
栅极氧化物层IL可以覆盖第一部分CHa的内侧表面CHas和第二部分CHb的顶表面CHbt。栅极氧化物层IL的厚度可以在第一部分CHa的内侧表面CHas和第二部分CHb的顶表面CHbt上是基本上恒定的。栅极氧化物层IL的厚度可以比图3A至图3C的实施例中的栅极氧化物层IL的厚度小。高k介电层HK可以被栅极氧化物层IL和栅电极GE围绕。高k介电层HK可以与沟道层CH间隔开，且栅极氧化物层IL置于高k介电层HK与沟道层CH之间。
高k介电层HK在第三方向D3上的厚度可以不是恒定的。详细地，高k介电层HK的顶表面HKt可以具有第一表面HKt1和第二表面HKt2。高k介电层HK的顶表面HKt的第一表面HKt1可以位于比高k介电层HK的顶表面HKt的第二表面HKt2低的水平处。第一表面HKt1可以位于比栅极氧化物层IL的最高表面ILt低的水平处，并且第二表面HKt2可以与栅极氧化物层IL的最高表面ILt基本上共面。第一表面HKt1可以比第二表面HKt2靠近每个沟道层CH的第二部分CHb。
栅电极GE可以在与第三方向D3平行或反向平行的方向上朝向每个沟道层CH的第二部分CHb突出。栅电极GE的至少一部分可以被高k介电层HK围绕。栅电极GE的被高k介电层HK围绕的部分可以在第一方向D1上与每个沟道层CH的第一部分CHa叠置。
参照图1、图2A、图2B和图3E，沟道层CH的每个第一部分CHa的内侧表面CHas可以具有相对于第三方向D3的特定倾斜角。为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
每个第一部分CHa的内侧表面CHas可以不与第二部分CHb的顶表面CHbt垂直。作为示例，每个第一部分CHa的内侧表面CHas可以与第二部分CHb的顶表面CHbt成锐角。例如，栅极氧化物层IL的至少一部分可以在第三方向D3上与第一抑制层INH1和第二抑制层INH2以及第一栅极间隔件GS1和第二栅极间隔件GS2叠置。
然而，发明构思不限于该示例，在实施例中，每个第一部分CHa的内侧表面CHas可以与第二部分CHb的顶表面CHbt成钝角。
参照图1、图2A、图2B和图3F，每个沟道层CH的第一部分CHa的内侧表面CHas可以具有弯曲轮廓。为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
每个第一部分CHa的内侧表面CHas可以不与第二部分CHb的顶表面CHbt垂直。例如，每个第一部分CHa的内侧表面CHas可以连接到第二部分CHb的顶表面CHbt，同时具有连续变化的倾斜角。因此，栅极氧化物层IL的与每个沟道层CH接触的底表面的一部分以及高k介电层HK的与栅极氧化物层IL接触的底表面的一部分也可以具有弯曲轮廓。
图4是沿着图1的线II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。在下面对图4的描述中，为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
参照图1、图2A和图4，沟道层CH可以在第一有源图案AP1和第二有源图案AP2中的每个的上部中在第一方向D1上延伸。沟道层CH可以在第三方向D3上彼此间隔开。与先前参照图1、图2A和图2B描述的沟道层CH不同，当在图4的剖视图中观看时，每个沟道层CH可以具有圆形剖面。例如，沟道层CH可以是在第一方向D1上延伸的圆柱状图案。每个沟道层CH的剖面直径CHr可以基本上等于第一有源图案AP1和第二有源图案AP2中的每个的上宽度。然而，发明构思不限于该示例，在实施例中，每个沟道层CH的剖面可以具有各种形状(例如，椭圆形状、截头圆形形状和多边形(例如，矩形)形状)。
每个沟道层CH的剖面直径CHr可以通过作为制造工艺的将参照图16A和图16B描述的部分的修整工艺减小。然而，发明构思不限于该示例，在实施例中，每个沟道层CH的剖面可以具有其上部和/或下部通过将在下面描述的修整工艺而被部分地切割的圆形形状。
栅电极GE可以设置为围绕每个沟道层CH。包括栅极氧化物层IL和高k介电层HK的栅极绝缘层GI可以设置在栅电极GE与每个沟道层CH之间。栅极绝缘层GI可以设置为围绕每个沟道层CH。例如，第一单元区域PR和第二单元区域NR上的每个晶体管可以是栅电极GE设置为三维地围绕沟道层CH的三维场效应晶体管。
图5A和图5B是分别沿着图1的线I-I'和II-II'截取的剖视图，用于示出根据发明构思的实施例的半导体装置。在下面对图5A和图5B的描述中，为了简明描述，先前描述的元件可以由相同的附图标号标识，而不重复其重复描述。
参照图1、图5A和图5B，与先前参照图1、图2A和图2B描述的第一有源图案AP1和第二有源图案AP2不同，第一有源图案AP1和第二有源图案AP2可以不包括堆叠成在第三方向D3上彼此间隔开的沟道层CH。第一有源图案AP1和第二有源图案AP2可以包括各自成形为像在器件隔离层ST上方突出的单个鳍一样的上部。在器件隔离层ST上方突出的鳍状部可以设置在第一源极/漏极图案SD1之间或第二源极/漏极图案SD2之间，并且可以被定义为沟道层CH。换句话说，第一单元区域PR和第二单元区域NR的晶体管中的每个可以是鳍式场效应晶体管。
抑制层INH可以设置在栅电极GE与栅极间隔件GS之间。包括栅极氧化物层IL和高k介电层HK的栅极绝缘层GI可以设置在栅电极GE与沟道层CH之间。作为示例，高k介电层HK可以局部地设置在栅极氧化物层IL上，并且可以不设置在栅电极GE的与抑制层INH接触的侧表面上。作为另一示例，如参照图3B所描述的，高k介电层HK可以沿着抑制层INH的侧表面INHs延伸，并且可以设置在抑制层INH与栅电极GE的侧表面之间的空间中，但是这样的部分可以比高k介电层HK的设置在栅极氧化物层IL上的另一部分薄。
图6A、图7A、图10A、图13A和图15A是示出根据发明构思的实施例的制造半导体装置的方法的平面图。图6B、图7B、图8、图9、图10B、图11、图12、图13B、图14A、图15B、图16A和图17A是各自沿着图6A、图7A、图10A、图13A和图15A的线I-I'中的对应的一条截取的剖视图，用于示出根据发明构思的实施例的制造半导体装置的方法。图6C、图7C、图14B、图15C、图16B和图17B是各自沿着图6A、图7A、图10A、图13A和图15A的线II-II'中的对应的一条截取的剖视图，用于示出根据本发明构思的实施例的制造半导体装置的方法。在下文中，将参照附图更详细地描述半导体装置的制造方法。
参照图6A、图6B和图6C，可以提供基底100，在实施例中，基底100可以被设置为在第一方向D1和第二方向D2上延伸的板的形式，并且可以由半导体材料形成或包括半导体材料。可以在基底100上交替地堆叠第一半导体层和第二半导体层。第一半导体层和第二半导体层中的每个可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成或者包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种，在实施例中，第一半导体层和第二半导体层的材料可以彼此不同。例如，第一半导体层可以由硅(Si)形成或者包括硅(Si)，并且第二半导体层可以由硅锗(SiGe)形成或者包括硅锗(SiGe)。
可以对基底100执行第一图案化工艺以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。在第一图案化工艺期间，可以对第一半导体层和第二半导体层进行图案化，以分别形成第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1和第二半导体图案SP2可以交替地堆叠在第一有源图案AP1和第二有源图案AP2中的每个上。
可以对基底100执行第二图案化工艺，以形成限定第一单元区域PR和第二单元区域NR的第二沟槽TR2。可以将第二沟槽TR2形成为比第一沟槽TR1深。第一有源图案AP1和第二有源图案AP2可以分别形成在第一单元区域PR和第二单元区域NR上。
可以在基底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由绝缘材料中的至少一种(例如，氧化硅)形成或者包括绝缘材料中的至少一种(例如，氧化硅)。可以使器件隔离层ST凹陷，以使第一有源图案AP1和第二有源图案AP2的上部暴露。在实施例中，第一有源图案AP1和第二有源图案AP2的上部可以在第三方向D3上在器件隔离层ST上方突出。
可以形成缓冲层BF以覆盖第一有源图案AP1和第二有源图案AP2的在器件隔离层ST上方突出的上部。缓冲层BF可以延伸为覆盖器件隔离层ST的顶表面的至少一部分。缓冲层BF可以由例如氧化硅形成或者包括例如氧化硅。
参照图7A、图7B和图7C，可以形成牺牲图案PP，以与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以是在第二方向D2上延伸的线状或条状图案。
详细地，形成牺牲图案PP的步骤可以包括：在基底100上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模来对牺牲层和缓冲层BF进行图案化。牺牲层可以由例如多晶硅形成或者包括例如多晶硅。硬掩模图案MP可以由例如氮化硅形成或者包括例如氮化硅。
参照图8，可以形成第一抑制层INH1，以覆盖第一半导体图案SP1中的最高的第一半导体图案SP1的顶表面、缓冲层BF、牺牲图案PP和硬掩模图案MP中的每个的侧表面以及硬掩模图案MP的顶表面。
参照图9，可以执行回蚀工艺，以从第一半导体图案SP1中的最高的第一半导体图案SP1的顶表面和硬掩模图案MP的顶表面去除第一抑制层INH1。因此，第一抑制层INH1可以局部地留在缓冲层BF、牺牲图案PP和硬掩模图案MP中的每个的侧表面上。
可以形成第一栅极间隔件GS1，以覆盖第一半导体图案SP1中的最高的第一半导体图案SP1的通过回蚀工艺暴露于外部的顶表面以及硬掩模图案MP的通过回蚀工艺暴露于外部的顶表面。第一栅极间隔件GS1可以在第三方向D3上延伸，以覆盖第一抑制层INH1。
参照图10A和图10B，可以通过蚀刻工艺从硬掩模图案MP的顶表面去除第一栅极间隔件GS1。与示出的结构不同，也可以在第一栅极间隔件GS1的蚀刻工艺期间去除硬掩模图案MP的一部分。因此，第一栅极间隔件GS1可以局部地留在第一抑制层INH1的侧表面上。
此后，可以使第一有源图案AP1和第二有源图案AP2中的每个部分地凹陷，以形成第一凹陷区域RC1。可以在牺牲图案PP的两侧处形成第一凹陷区域RC1。形成第一凹陷区域RC1的步骤可以包括使用硬掩模图案MP和第一栅极间隔件GS1作为蚀刻掩模来对第一有源图案AP1和第二有源图案AP2中的每个的上部进行蚀刻。例如，每个第一凹陷区域RC1可以在第三方向D3上与第一栅极间隔件GS1叠置。然而，发明构思不限于该示例，在实施例中，可以在位于牺牲图案PP中的相邻牺牲图案之间但是在第三方向D3上不与第一栅极间隔件GS1叠置的区域中局部地形成每个第一凹陷区域RC1。
尽管未示出，但是在对第一有源图案AP1和第二有源图案AP2中的每个的上部进行蚀刻期间，也可以使第一单元区域PR与第二单元区域NR之间的器件隔离层ST的至少一部分凹陷。
参照图11，可以使每个第二半导体图案SP2在第一方向D1上部分地凹陷，以形成第二凹陷区域RC2。在形成第二凹陷区域RC2的步骤期间，可以不使通过第一凹陷区域RC1暴露的第一半导体图案SP1凹陷。例如，可以通过第二半导体图案SP2相对于第一半导体图案SP1具有高蚀刻选择性(例如，较快的蚀刻速率)的蚀刻工艺来形成第二凹陷区域RC2。
此后，可以形成第二抑制层INH2，以覆盖第一有源图案AP1和第二有源图案AP2的顶表面以及第一半导体图案SP1的通过第一凹陷区域RC1暴露的侧表面和第二半导体图案SP2的通过第二凹陷区域RC2暴露的侧表面。第二抑制层INH2可以延伸为覆盖第一栅极间隔件GS1的侧表面和顶表面以及硬掩模图案MP的顶表面。
参照图12，可以形成第二栅极间隔件GS2，以填充每个第二凹陷区域RC2。形成第二栅极间隔件GS2的步骤可以包括：形成第二栅极间隔件层以填充第二凹陷区域RC2和第一凹陷区域RC1的至少一部分；然后执行回蚀工艺以从第一凹陷区域RC1去除第二栅极间隔件层。
可以在对第二栅极间隔层的回蚀工艺期间去除第二抑制层INH2的形成在第二凹陷区域RC2外部的部分。详细地，可以从第一有源图案AP1和第二有源图案AP2的顶表面、第一半导体图案SP1的侧表面、第一栅极间隔件GS1的侧表面和顶表面以及硬掩模图案MP的顶表面去除第二抑制层INH2，并且可以使第二抑制层INH2局部地留在第二凹陷区域RC2中。
参照图13A和图13B，可以形成第一源极/漏极图案SD1以填充第一有源图案AP1的上部中的第一凹陷区域RC1，并且可以形成第二源极/漏极图案SD2以填充第二有源图案AP2的上部中的第一凹陷区域RC1。可以在牺牲图案PP的两侧处形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面被示出为与第一半导体图案SP1中的最高的第一半导体图案SP1的顶表面基本上共面，但是发明构思不限于该示例。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以形成为具有位于比第一半导体图案SP1中的最高的第一半导体图案SP1的顶表面高的水平处的顶表面。
可以通过选择性外延生长工艺来形成第一源极/漏极图案SD1和第二源极/漏极图案SD2，在选择性外延生长工艺中第一凹陷区域RC1的内侧表面用作晶种层。选择性外延生长工艺可以包括例如化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
作为示例，可以在用于形成第一源极/漏极图案SD1和第二源极/漏极图案SD2的选择性外延生长工艺期间以原位方式将杂质注入到第一源极/漏极图案SD1和第二源极/漏极图案SD2中。作为另一示例，可以在形成第一源极/漏极图案SD1和第二源极/漏极图案SD2之后将杂质注入到第一源极/漏极图案SD1和第二源极/漏极图案SD2中。可以将第一源极/漏极图案SD1掺杂为具有第一导电型(例如，p型)，并且可以将第二源极/漏极图案SD2掺杂为具有第二导电型(例如，n型)。
参照图14A和图14B，可以形成第一层间绝缘层110，以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP(例如，见图13B)和第一栅极间隔件GS1。
接下来，可以使第一层间绝缘层110平坦化，以使牺牲图案PP的顶表面暴露。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。在实施例中，可以在平坦化工艺期间完全去除硬掩模图案MP(例如，见图13B)。在平坦化工艺之后，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和第一栅极间隔件GS1的顶表面基本上共面的顶表面。
参照图15A、图15B和图15C，可以选择性地去除牺牲图案PP(例如，见图14A和图14B)。作为去除牺牲图案PP的结果，可以形成第一空空间ET1，以使第一有源图案AP1和第二有源图案AP2暴露。
此后，可以选择性地去除第二半导体图案SP2，以形成第二空空间ET2。详细地，第二半导体图案SP2可以通过第一空空间ET1暴露。可以通过第二半导体图案SP2相对于第一半导体图案SP1具有高蚀刻选择性(例如，较快的蚀刻速率)的蚀刻工艺选择性地去除第二半导体图案SP2，并且在这种情况下，可以不去除第一半导体图案SP1。作为去除第二半导体图案SP2的结果，可以在第一半导体图案SP1之间形成第二空空间ET2。每个第二空空间ET2可以被限定为位于在第三方向D3上彼此相邻的第一半导体图案SP1之间的空间。
参照图16A和图16B，可以执行修整工艺，以对通过第一空空间ET1和第二空空间ET2暴露的每个第一半导体图案SP1进行部分地蚀刻。在每个第一半导体图案SP1中，被蚀刻的部分可以是在第三方向D3上不与第一栅极间隔件GS1和第二栅极间隔件GS2以及第一抑制层INH1和第二抑制层INH2叠置的部分。
每个第一半导体图案SP1在第三方向D3上的厚度在修整工艺之后可以比在修整工艺之前小，例如，图16A和16B中的SP1b可以比图15B和15C中的SP1a小。
参照图17A和图17B，可以在第一空空间ET1和第二空空间ET2中形成栅极绝缘层GI。详细地，可以在第一空空间ET1和第二空空间ET2中形成栅极氧化物层IL，并且可以形成高k介电层HK，以覆盖栅极氧化物层IL。
当在图17A的剖视图中观看时，栅极氧化物层IL可以形成为覆盖第一半导体图案SP1的通过第一空空间ET1和第二空空间ET2暴露的顶表面和底表面。当在图17B的剖视图中观看时，栅极氧化物层IL可以形成为围绕通过第一空空间ET1和第二空空间ET2暴露的第一半导体图案SP1。
覆盖栅极氧化物层IL的高k介电层HK可以通过选择性原子层沉积(选择性ALD)工艺形成为具有均匀的厚度。可以执行选择性ALD工艺，使得高k介电层HK不形成在第一抑制层INH1的侧表面INH1s和第二抑制层INH2和的侧表面INH2s上。
作为参照图16A和图16B描述的修整工艺的结果，高k介电层HK可以形成为在第一方向D1上与第一半导体图案SP1的部分叠置，但是不与第一栅极间隔件GS1和第二栅极间隔件GS2以及第一抑制层INH1和第二抑制层INH2叠置。
返回参照图1、图2A和图2B，可以形成栅电极GE，以填充第一空空间ET1的至少一部分和第二空空间ET2。可以在栅电极GE上形成栅极盖图案GP，以完全填充第一空空间ET1。可以在第一层间绝缘层110上形成第二层间绝缘层120。可以形成有源接触件AC，以穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。可以形成栅极接触件GC，以穿透第二层间绝缘层120和栅极盖图案GP并且电连接到栅电极GE。
可以在有源接触件AC和栅极接触件GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层，并且在实施例中，第一金属层可以包括第一互连线M1、第一过孔V1和第二过孔V2。
根据发明构思的实施例，半导体装置可以包括局部地设置在栅电极的顶表面和/或底表面上的高k介电层，并且在这种情况下，可以能够减小装置中的寄生电容，从而实现低功耗装置。
另外，根据发明构思的实施例，半导体装置可以包括高k介电层，高k介电层设置为在栅电极的顶表面和/或底表面上具有相对大的厚度并且在栅电极的侧表面上具有相对小的厚度，并且即使在这种情况下，也可以能够减小装置中的寄生电容，从而实现低功耗装置。
虽然已经具体示出并描述了发明构思的一些示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
有源图案，位于基底的上部中并且在第一方向上延伸；
栅电极，与有源图案交叉并且在与第一方向交叉的第二方向上延伸；
第一栅极间隔件，覆盖栅电极的侧表面；
第一抑制层，位于栅电极与第一栅极间隔件之间；以及
栅极绝缘层，位于栅电极与有源图案之间，
其中，栅极绝缘层包括高k介电层和栅极氧化物层，栅极氧化物层位于高k介电层与有源图案之间，并且
高k介电层局部地设置在栅极氧化物层与栅电极之间。
2.根据权利要求1所述的半导体装置，其中，
有源图案包括多个沟道层，
所述多个沟道层彼此堆叠，
栅电极围绕所述多个沟道层，
所述多个沟道层中的每个沟道层包括第一部分和位于第一部分之间的第二部分，
每个第一部分与第一栅极间隔件竖直叠置，
第二部分在第一方向上延伸并且与栅电极竖直叠置，并且
每个第一部分的厚度比第二部分的厚度大。
3.根据权利要求2所述的半导体装置，其中，栅极氧化物层和高k介电层位于由第一部分的内侧表面和第二部分的顶表面围绕的空间中。
4.根据权利要求3所述的半导体装置，其中，高k介电层覆盖栅极氧化物层的顶表面并且接触第一部分的内侧表面。
5.根据权利要求3所述的半导体装置，其中，
栅极氧化物层共形地覆盖第一部分的内侧表面和第二部分的顶表面，并且
高k介电层与所述多个沟道层间隔开并使栅极氧化物层位于高k介电层与所述多个沟道层之间。
6.根据权利要求5所述的半导体装置，其中，
高k介电层的顶表面具有第一表面和第二表面，
高k介电层的第一表面定位在比栅极氧化物层的最高表面低的水平处，
第二表面定位在比高k介电层的第一表面高的水平处并且与栅极氧化物层的最高表面共面，并且
栅电极朝向所述多个沟道层中的每个沟道层的第二部分突出。
7.根据权利要求3所述的半导体装置，其中，第一部分的每个内侧表面相对于第二部分的顶表面成锐角。
8.根据权利要求3所述的半导体装置，其中，第一部分的每个内侧表面连接到第二部分的顶表面，同时具有连续变化的倾斜角。
9.根据权利要求2所述的半导体装置，所述半导体装置还包括：
一对源极/漏极图案，设置在栅电极的两侧处；
第二栅极间隔件，与第一栅极间隔件和所述多个沟道层的第一部分竖直叠置，第二栅极间隔件与所述一对源极/漏极图案之中的一个源极/漏极图案接触；以及
第二抑制层，位于栅电极与第二栅极间隔件之间，
其中，第二抑制层与栅电极直接接触。
10.根据权利要求9所述的半导体装置，其中，第二抑制层围绕第二栅极间隔件并且与所述一对源极/漏极图案之中的一个源极/漏极图案接触。
11.根据权利要求1所述的半导体装置，其中，高k介电层的顶表面位于低于或等于第一栅极间隔件的底表面的水平处。
12.一种半导体装置，所述半导体装置包括：
基底；
有源图案，位于基底的上部中并且在第一方向上延伸；
栅电极，与有源图案交叉并且在与第一方向交叉的第二方向上延伸；
第一栅极间隔件，覆盖栅电极的侧表面；
第一抑制层，位于栅电极与第一栅极间隔件之间；以及
栅极绝缘层，位于栅电极与有源图案之间，
其中，栅极绝缘层包括高k介电层和栅极氧化物层，
栅极氧化物层位于高k介电层与有源图案之间，
高k介电层沿着栅极氧化物层的顶表面和第一抑制层的侧表面延伸，并且
高k介电层在栅极氧化物层的顶表面上的厚度比高k介电层在第一抑制层的侧表面上的厚度大。
13.根据权利要求12所述的半导体装置，其中，
有源图案包括多个沟道层，
所述多个沟道层彼此堆叠，
栅电极围绕所述多个沟道层，
所述多个沟道层中的每个沟道层包括第一部分和位于第一部分之间的第二部分，
每个第一部分与第一栅极间隔件竖直叠置，第二部分在第一方向上延伸并且与栅电极竖直叠置，并且
每个第一部分的厚度比第二部分的厚度大。
14.根据权利要求13所述的半导体装置，所述半导体装置还包括：
一对源极/漏极图案，设置在栅电极的两侧处；
第二栅极间隔件，与第一栅极间隔件和所述多个沟道层的第一部分竖直叠置，第二栅极间隔件与所述一对源极/漏极图案之中的一个源极/漏极图案接触；以及
第二抑制层，位于栅电极与第二栅极间隔件之间，
其中，高k介电层在第二抑制层的侧表面上的厚度比高k介电层在栅极氧化物层的顶表面上的厚度小。
15.根据权利要求14所述的半导体装置，其中，高k介电层与第一栅极间隔件和第二栅极间隔件间隔开并使第一抑制层位于高k介电层与第一栅极间隔件之间或使第二抑制层位于高k介电层与第二栅极间隔件之间。
16.根据权利要求14所述的半导体装置，其中，第二抑制层围绕第二栅极间隔件，并且与所述一对源极/漏极图案之中的一个源极/漏极图案接触。
17.根据权利要求13所述的半导体装置，其中，高k介电层覆盖栅极氧化物层的顶表面并且与第一部分的内侧表面接触。
18.一种半导体装置，所述半导体装置包括：
基底；
有源图案，位于基底的上部中并且在第一方向上延伸，有源图案包括彼此堆叠的多个沟道层；
栅电极，与有源图案交叉并且围绕所述多个沟道层，栅电极在与第一方向交叉的第二方向上延伸；
栅极间隔件，覆盖栅电极的侧表面；
抑制层，位于栅电极与栅极间隔件之间；
一对源极/漏极图案，位于栅电极的两侧处；
栅极绝缘层，位于栅电极与所述多个沟道层中的每个沟道层之间；
层间绝缘层，覆盖栅电极和栅极间隔件；
有源接触件，有源接触件穿透层间绝缘层并且相应地连接到所述一对源极/漏极图案；以及
栅极接触件，穿透层间绝缘层的至少一部分并且连接到栅电极，其中，
栅极绝缘层包括高k介电层和栅极氧化物层，
栅极氧化物层位于高k介电层与所述多个沟道层中的每个沟道层之间，并且
高k介电层局部地设置在栅极氧化物层与栅电极之间。
19.根据权利要求18所述的半导体装置，其中，
所述多个沟道层中的每个沟道层具有与栅电极交叉并且在第一方向上延伸的柱形状，并且
所述多个沟道层中的每个沟道层的剖面是圆形、椭圆形或矩形。
20.根据权利要求18所述的半导体装置，其中，
所述多个沟道层中的每个沟道层包括第一部分和位于第一部分之间的第二部分，
每个第一部分与栅极间隔件竖直叠置，
第二部分在第一方向上延伸并且与栅电极竖直叠置，并且
每个第一部分的厚度比第二部分的厚度大。
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