TW202215637A - 半導體裝置 - Google Patents

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gate
layer
gate electrode
dielectric layer
semiconductor device
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金文鉉
姜明吉
金完敦
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南韓商三星電子股份有限公司
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  • Electrodes Of Semiconductors (AREA)

Abstract

本揭露為一種半導體裝置以及一種製造所述半導體裝置的方法。半導體裝置可包括：基底；主動圖案，位於基底的上部部分中且在第一方向上延伸；閘極電極，與主動圖案交叉且在與第一方向相交的第二方向上延伸；第一閘極間隔件，覆蓋閘極電極的側表面；第一抑制層，位於閘極電極與第一閘極間隔件之間；以及閘極絕緣層，位於閘極電極與主動圖案之間。閘極絕緣層可包括高k介電層及閘極氧化物層。閘極氧化物層可位於高k介電層與主動圖案之間。高k介電層可局部地提供於閘極氧化物層與閘極電極之間。

Description

半導體元件以及其製造方法
本揭露是有關於一種半導體裝置及/或一種製造所述半導體裝置的方法，且具體而言是有關於一種包括場效電晶體的半導體裝置及/或一種製造所述半導體裝置的方法。 [相關申請案的交叉參考]
本申請案主張於2020年10月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0128176號的優先權，所述韓國專利申請案的全部內容特此併入供參考。
由於半導體裝置的小尺寸、多功能及/或低成本特性，半導體裝置被認為是電子工業中的重要部件。半導體裝置可分為用於儲存資料的半導體記憶體元件、用於處理資料的半導體邏輯元件、以及包括記憶體及邏輯部件兩者的混合半導體裝置。隨著電子工業的進步，對具有改善的特性的半導體裝置的需求越來越大。舉例而言，對具有高可靠性、高效能及/或多功能的半導體裝置的需求越來越大。為滿足此種需求，半導體裝置的複雜性及/或整合密度正在增加。
發明概念的實施例提供一種具有改善的電性特性及可靠性特性的半導體裝置。
發明概念的實施例提供一種具有低功耗性質的半導體裝置。
根據發明概念的實施例，一種半導體裝置可包括：基底；主動圖案，位於所述基底的上部部分中且在第一方向上延伸；閘極電極，與所述主動圖案交叉且在與所述第一方向相交的第二方向上延伸；第一閘極間隔件，覆蓋所述閘極電極的側表面；第一抑制層，位於所述閘極電極與所述第一閘極間隔件之間；以及閘極絕緣層，位於所述閘極電極與所述主動圖案之間。所述閘極絕緣層可包括高介電常數（high dielectric constant，high-k）介電層及閘極氧化物層。所述閘極氧化物層可位於所述高k介電層與所述主動圖案之間。所述高k介電層可局部地提供於所述閘極氧化物層與所述閘極電極之間。
根據發明概念的實施例，一種半導體裝置可包括：基底；主動圖案，位於所述基底的上部部分中且在第一方向上延伸；閘極電極，與所述主動圖案交叉且在與所述第一方向相交的第二方向上延伸；第一閘極間隔件，覆蓋所述閘極電極的側表面；第一抑制層，位於所述閘極電極與所述第一閘極間隔件之間；以及閘極絕緣層，位於所述閘極電極與所述主動圖案之間。所述閘極絕緣層可包括高k介電層及閘極氧化物層。所述閘極氧化物層可位於所述高k介電層與所述主動圖案之間。所述高k介電層可沿著所述閘極氧化物層的頂表面及所述第一抑制層的側表面延伸。所述高k介電層的厚度可在所述閘極氧化物層的所述頂表面上較在所述第一抑制層的所述側表面上大。
根據發明概念的實施例，一種半導體裝置可包括：基底；主動圖案，位於所述基底的上部部分中且在第一方向上延伸，所述主動圖案包括位於彼此頂上的多個通道層；閘極電極，與所述主動圖案交叉且環繞所述多個通道層，所述閘極電極在與所述第一方向相交的第二方向上延伸；閘極間隔件，覆蓋所述閘極電極的側表面；抑制層，位於所述閘極電極與所述閘極間隔件之間；一對源極/汲極圖案，位於所述閘極電極的兩側處；閘極絕緣層，位於所述閘極電極與所述多個通道層中的每一者之間；層間絕緣層，覆蓋所述閘極電極及所述閘極間隔件；主動接觸件，穿透所述層間絕緣層且分別連接至所述一對源極/汲極圖案；以及閘極接觸件，穿透所述層間絕緣層的至少一部分且連接至所述閘極電極。所述閘極絕緣層可包括高k介電層及閘極氧化物層。所述閘極氧化物層可位於所述高k介電層與所述多個通道層中的每一者之間。所述高k介電層可局部地提供於所述閘極氧化物層與所述閘極電極之間。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其意指相關聯的數值包括相對於規定數值的製作容差或操作容差（例如，±10%）。此外，當結合幾何形狀使用措詞「一般而言（generally）」或「實質上」時，其意指不對幾何形狀的精度作出要求，但對形狀的寬容度亦處於本揭露的範圍內。此外，應理解，不論數值或形狀被修改成「約」亦或「實質上」，該些值及形狀皆應被視為包括相對於規定數值或形狀的製作容差或操作容差（例如，±10%）。
現在將參照附圖更全面地闡述發明概念的示例性實施例，在附圖中示出示例性實施例。
圖1是示出根據發明概念實施例的半導體裝置的平面圖。圖2A及圖2B是截面圖，所述截面圖是分別沿著圖1所示線I-I’及II-II’截取的，以示出根據發明概念實施例的半導體裝置。
參照圖1、圖2A及圖2B，可提供包括第一單元區PR及第二單元區NR的基底100。基底100可包括半導體基底或者化合物半導體基底，所述半導體基底由矽（Si）、鍺（Ge）、或矽鍺（SiGe）中的一者形成或者包含所述一者。在實施例中，基底100可為矽基底。基底100的頂表面可平行於第一方向D1及第二方向D2且可垂直於第三方向D3。第一方向D1、第二方向D2及第三方向D3可彼此正交。
在基底100的上部部分中可形成有第二溝渠TR2，以界定第一單元區PR及第二單元區NR。第二溝渠TR2可放置於第一單元區PR與第二單元區NR之間。第一單元區PR與第二單元區NR可在第二方向D2上彼此間隔開，使得第二溝渠TR2夾置於第一單元區PR與第二單元區NR之間。
第一單元區PR及第二單元區NR可為其中設置有構成邏輯電路的標準單元的區。作為實例，第一單元區PR可為其中設置有P型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）場效電晶體的區，且第二單元區NR可為其中設置有N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）場效電晶體的區。
第一主動圖案AP1及第二主動圖案AP2可由形成於基底100的上部部分中的第一溝渠TR1界定。第一主動圖案AP1及第二主動圖案AP2可分別提供於第一單元區PR及第二單元區NR上。第一溝渠TR1可較第二溝渠TR2淺。第一主動圖案AP1與第二主動圖案AP2可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。第一主動圖案AP1及第二主動圖案AP2可為基底100的在第三方向D3上突出的部分。當在第三方向D3上量測時，第一主動圖案AP1及第二主動圖案AP2在第一方向D1及第二方向D2上的寬度可減小。
元件隔離層ST可填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可由氧化矽形成或者包含氧化矽。第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分可在元件隔離層ST（例如，參見圖2B）上方突出。元件隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。元件隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2中的每一者的側表面的一部分。
第一主動圖案AP1及第二主動圖案AP2中的每一者可包括堆疊的多個通道層CH。通道層CH可提供於第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分中。通道層CH可在第三方向D3上彼此間隔開。通道層CH可由例如矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含所述至少一者。作為實例，通道層CH可由矽（Si）形成或者包含矽（Si）。
在第一主動圖案AP1的上部部分上可設置有一對第一源極/汲極圖案SD1。作為實例，第一源極/汲極圖案SD1可為第一導電類型（例如，p型）的雜質區。通道層CH可提供於所述一對第一源極/汲極圖案SD1之間。
在第二主動圖案AP2的上部部分中可設置有一對第二源極/汲極圖案SD2。作為實例，第二源極/汲極圖案SD2可為第二導電類型（例如，n型）的雜質區。通道層CH可提供於所述一對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可位於與通道層CH中的最頂部一者的頂表面實質上相同的水平處。然而，發明概念並不限於此實例，且在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可位於較通道層CH中的所述最頂部一者的頂表面高的水平處。
第一源極/汲極圖案SD1可由晶格常數大於基底100的半導體材料的晶格常數的半導體材料（例如，SiGe）形成或者包含所述半導體材料。第一源極/汲極圖案SD1可在通道層CH上施加壓縮應力。第二源極/汲極圖案SD2可由與基底100相同的半導體材料（例如，Si）形成或者包含所述相同的半導體材料。
可提供閘極電極GE，以與第一主動圖案AP1及第二主動圖案AP2交叉且在第二方向D2上延伸。閘極電極GE的一部分可在第三方向D3上與通道層CH交疊。
參照圖2A，閘極電極GE可包括：第一部分GE1，提供於第一主動圖案AP1及第二主動圖案AP2中的每一者的頂表面上；以及第二部分GE2，提供於第一源極/汲極圖案SD1與第二源極/汲極圖案SD2之間的區中的每一者中。閘極電極GE的第一部分GE1可位於較第一主動圖案AP1及第二主動圖案AP2中的每一者的頂表面以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面高的水平處。閘極電極GE的第二部分GE2可在通道層CH之間在第二方向D2上延伸，以平行於閘極電極GE的第一部分GE1的底表面。
參照圖2B，閘極電極GE可提供於通道層CH中的每一者的頂表面、底表面及側表面上。舉例而言，第一單元區PR及第二單元區NR上的電晶體中每一者可為三維場效電晶體，在所述三維場效電晶體中，閘極電極GE被設置成以三維方式環繞通道層CH。
可提供第一閘極間隔件GS1及第二閘極間隔件GS2，以覆蓋閘極電極GE的側表面。參照圖2A，第一閘極間隔件GS1可覆蓋閘極電極GE的第一部分GE1的側表面，且第二閘極間隔件GS2可覆蓋閘極電極GE的第二部分GE2的側表面。
第一閘極間隔件GS1及第二閘極間隔件GS2可在第二方向D2上延伸或者沿著閘極電極GE延伸。第一閘極間隔件GS1的頂表面可位於較閘極電極GE的第一部分GE1的頂表面高的水平處。第一閘極間隔件GS1及第二閘極間隔件GS2可由例如SiCN、SiCON或SiN中的至少一者形成或者包含所述至少一者。在實施例中，第一閘極間隔件GS1及第二閘極間隔件GS2可為多層結構，所述多層結構包含選自SiCN、SiCON及SiN中的至少兩種不同的材料。
在第一閘極間隔件GS1與閘極電極GE的第一部分GE1之間可設置有第一抑制層INH1。第一抑制層INH1可直接接觸閘極電極GE的第一部分GE1。第一閘極間隔件GS1與閘極電極GE的第一部分GE1可彼此間隔開，使得第一抑制層INH1夾置於第一閘極間隔件GS1與閘極電極GE的第一部分GE1之間。第一抑制層INH1可覆蓋第一閘極間隔件GS1的與閘極電極GE的第一部分GE1相鄰的側表面。
在第二閘極間隔件GS2與閘極電極GE的第二部分GE2之間可設置有第二抑制層INH2。第二抑制層INH2可直接接觸閘極電極GE的第二部分GE2。第二閘極間隔件GS2與閘極電極GE的第二部分GE2可彼此間隔開，使得第二抑制層INH2夾置於第二閘極間隔件GS2與閘極電極GE的第二部分GE2之間。第二抑制層INH2可覆蓋第二閘極間隔件GS2的與閘極電極GE的第二部分GE2相鄰的側表面，且可覆蓋第二閘極間隔件GS2的與通道層CH相鄰的頂表面及底表面。
第一抑制層INH1及第二抑制層INH2可防止或抑制將在以下進行闡述的高k介電層HK沈積於閘極電極GE的側表面上。高k介電層HK可不沈積於設置有第一抑制層INH1或第二抑制層INH2的表面上，且即使當高k介電層HK沈積於所述表面上時，高k介電層HK可被沈積成具有較在不設置有第一抑制層INH1或第二抑制層INH2的表面上薄的厚度。第一抑制層INH1與第二抑制層INH2可由相同的材料形成或者包含所述相同的材料。作為實例，在其中高k介電層HK包含氧化鉿（HfO 2）的情形中，第一抑制層INH1及第二抑制層INH2可包含乙醯丙酮（CH 3COCH 2COCH 3），但發明概念並不限於此實例。舉例而言，第一抑制層INH1的材料性質及第二抑制層INH2的材料性質可端視高k介電層HK的材料性質而變化。
在閘極電極GE上可設置有閘極頂蓋圖案GP。舉例而言，第一抑制層INH1可提供於閘極頂蓋圖案GP與第一閘極間隔件GS1之間，且閘極頂蓋圖案GP可接觸第一抑制層INH1。閘極頂蓋圖案GP可沿著閘極電極GE延伸且在第二方向D2上延伸。閘極頂蓋圖案GP可由相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或者包含所述材料，此將在以下進行闡述。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或者包含所述至少一者。
在閘極電極GE與通道層CH之間可設置有閘極絕緣層GI。更具體而言，包括閘極氧化物層IL及高k介電層HK的閘極絕緣層GI可提供於閘極電極GE的第一部分GE1與通道層CH中的最頂部一者之間以及閘極電極GE的第二部分GE2與通道層CH之間。閘極絕緣層GI可沿著閘極電極GE的第一部分GE1及第二部分GE2的頂表面及底表面延伸。閘極絕緣層GI可覆蓋元件隔離層ST的頂表面，元件隔離層ST提供於閘極電極GE下方。
當在圖2A所示截面圖中觀察時，閘極絕緣層GI的閘極氧化物層IL及高k介電層HK可在第一方向D1上與通道層CH中的每一者的一部分交疊，且可在第一方向D1上不與第一抑制層INH1及第二抑制層INH2以及第一閘極間隔件GS1及第二閘極間隔件GS2交疊。當在圖2B所示截面圖中觀察時，閘極絕緣層GI的閘極氧化物層IL及高k介電層HK可被設置成環繞通道層CH中的每一者的頂表面、底表面及側表面。閘極氧化物層IL可提供於高k介電層HK與通道層CH之間。
閘極氧化物層IL可由例如氧化矽或氮氧化矽中的至少一者形成或者包含所述至少一者。在實施例中，閘極氧化物層IL可由氧化矽形成或者包含氧化矽。高k介電層HK可由具有較氧化矽及氮化矽高的介電常數的高k介電材料中的至少一者形成或者包含所述至少一者。高k介電層HK可由例如氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者形成或者包含所述至少一者。
將參照圖3A至圖3F更詳細地闡述包括閘極氧化物層IL及高k介電層HK以及與其相鄰的其他部件的閘極絕緣層GI。
閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可提供於閘極絕緣層GI上且可與通道層CH中的每一者相鄰。第一金屬圖案可包含功函數金屬，所述功函數金屬可用於調節電晶體的臨限值電壓。藉由調節第一金屬圖案的厚度及成分，可能可達成具有期望臨限值電壓的電晶體。
第一金屬圖案可由金屬氮化物形成或者包含所述金屬氮化物。舉例而言，第一金屬圖案可包含選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）以及氮（N）組成的群組中的至少一種金屬材料。在實施例中，第一金屬圖案可更包含碳（C）。第一金屬圖案可包括堆疊的多個功函數金屬層。
第二金屬圖案可包含電阻低於第一金屬圖案的金屬材料。舉例而言，第二金屬圖案可包含選自由鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）組成的群組中的至少一種金屬材料。
第一層間絕緣層110可提供於基底100上。第一層間絕緣層110可覆蓋第一閘極間隔件GS1以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可具有與閘極頂蓋圖案GP的頂表面及第一閘極間隔件GS1的頂表面實質上共面的頂表面。第二層間絕緣層120可提供於第一層間絕緣層110上，以覆蓋閘極頂蓋圖案GP的頂表面及第一閘極間隔件GS1的頂表面。舉例而言，第一層間絕緣層110及第二層間絕緣層120可由氧化矽形成或者包含氧化矽。
可提供主動接觸件AC，以穿透第一層間絕緣層110及第二層間絕緣層120，且主動接觸件AC可分別電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。在閘極電極GE的兩側處可分別設置有一對主動接觸件AC。當在平面圖中觀察時，主動接觸件AC中的每一者可為在第二方向D2上延伸的條形圖案。
主動接觸件AC中的每一者可包括導電圖案FM及圍繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可由鋁、銅、鎢、鉬或鈷中的至少一種金屬形成或者包含所述至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側表面及底表面。在實施例中，障壁圖案BM可包括金屬層及金屬氮化物層。金屬層可由鈦、鉭、鎢、鎳、鈷或鉑中的至少一者形成或者包含所述至少一者。金屬氮化物層可由氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）中的至少一者形成或者包含所述至少一者。
主動接觸件AC可為自對準接觸件。換言之，可使用閘極頂蓋圖案GP及第一閘極間隔件GS1以自對準方式形成主動接觸件AC。舉例而言，主動接觸件AC可覆蓋第一閘極間隔件GS1的側表面的至少一部分。與所示結構不同，主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。
矽化物圖案SC可設置在主動接觸件AC中的每一者與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者之間。主動接觸件AC中的每一者可經由矽化物圖案SC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的對應一者。矽化物圖案SC可由金屬矽化物材料中的至少一者形成或者包含所述至少一者。舉例而言，矽化物圖案SC可由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者形成或者包含所述至少一者。
可提供電性連接至閘極電極GE的閘極接觸件GC，以穿透第二層間絕緣層120及閘極頂蓋圖案GP。舉例而言，可在第一單元區PR與第二單元區NR之間在元件隔離層ST上設置閘極接觸件GC。當在平面圖中觀察時，閘極接觸件GC可為在第一方向D1上延伸的條形圖案。類似於主動接觸件AC，閘極接觸件GC可包括導電圖案FM及圍繞導電圖案FM的障壁圖案BM。
在第二層間絕緣層120上可設置有第三層間絕緣層130。在第三層間絕緣層130中可設置有第一內連線M1、第一通孔V1及第二通孔V2。第一通孔V1及第二通孔V2可提供於第一內連線M1下方。第一內連線M1可在第一方向D1上延伸。第一內連線M1可佈置於第一方向D1或第二方向D2上。第一通孔V1可提供於第一內連線M1中的一者與主動接觸件AC中的一者之間，以將第一內連線M1中的所述一者與主動接觸件AC中的所述一者電性連接至彼此。第二通孔V2可提供於第一內連線M1中的一者與閘極接觸件GC中的一者之間，以將第一內連線M1中的所述一者與閘極接觸件GC中的所述一者電性連接至彼此。
可連接第一內連線M1與第一通孔V1或第二通孔V2以形成單個導電結構。舉例而言，第一內連線M1與第一通孔V1或第二通孔V2可藉由相同的製程形成。第一內連線M1與第一通孔V1或第二通孔V2可構成單個導電結構，所述單個導電結構是藉由雙鑲嵌製程形成。儘管未示出，但在第三層間絕緣層130上可進一步堆疊有附加的金屬層（例如，M2、M3、M4等）。
圖3A至圖3F是放大截面圖，所述放大截面圖中的每一者示出根據發明概念實施例的半導體裝置的一部分（例如，圖2A所示A）。將參照圖3A至圖3F更詳細地闡述半導體裝置的詳細結構。
參照圖1、圖2A、圖2B及圖3A，通道層CH中的每一者可包括：第一部分CHa，在第三方向D3上與第一閘極間隔件GS1及第二閘極間隔件GS2以及第一抑制層INH1及第二抑制層INH2交疊；以及第二部分CHb，提供於第一部分CHa之間，在第一方向D1上延伸且在第三方向D3上與閘極電極GE交疊。第一部分CHa可在第一方向D1上彼此間隔開，使得第二部分CHb夾置於第一部分CHa之間。第二部分CHb可提供於第一部分CHa之間且可在第三方向D3上具有均勻的厚度。
第一部分CHa中的每一者可在第三方向D3上具有第一厚度T1，且第二部分CHb可在第三方向D3上具有第二厚度T2。舉例而言，第一厚度T1可被定義成第一部分CHa中的每一者在第三方向D3上的最大厚度。第一厚度T1可大於第二厚度T2。
第一部分CHa中的每一者可具有與第二部分CHb相鄰的內側表面CHas。第一部分CHa中的每一者的內側表面CHas可平行於例如第三方向D3。第一部分CHa中的每一者的內側表面CHas的一部分可接觸第二部分CHb，且另一部分可接觸閘極絕緣層GI但不接觸第二部分CHb。
第二部分CHb可具有與閘極電極GE相鄰的頂表面CHbt。第二部分CHb的頂表面CHbt可平行於例如第一方向D1及第二方向D2且可垂直於第一部分CHa中的每一者的內側表面CHas。第二部分CHb的頂表面CHbt可被閘極氧化物層IL覆蓋。
包括閘極氧化物層IL及高k介電層HK的閘極絕緣層GI可提供於被第一部分CHa的相對的內側表面CHas及第二部分CHb的頂表面CHbt環繞的空間中。詳言之，閘極氧化物層IL及高k介電層HK可在第一方向D1上與第一部分CHa交疊且可提供於閘極電極GE與第二部分CHb之間。閘極氧化物層IL可覆蓋第二部分CHb的頂表面CHbt及第一部分CHa的內側表面CHas的部分，且高k介電層HK可覆蓋閘極氧化物層IL的頂表面ILt及第一部分CHa的內側表面CHas的未被閘極氧化物層IL覆蓋的部分。
高k介電層HK的頂表面HKt可接觸閘極電極GE的頂表面或底表面。高k介電層HK可不提供於第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上。換言之，高k介電層HK可不接觸第一抑制層INH1及第二抑制層INH2。在第一部分CHa之間，高k介電層HK在第三方向D3上的厚度可具有實質上恆定的值。高k介電層HK的頂表面HKt可平行於第一方向D1及第二方向D2。舉例而言，高k介電層HK的頂表面HKt可與閘極電極GE的頂表面或底表面實質上共面。舉例而言，高k介電層HK的頂表面HKt可位於低或等於第一部分CHa的頂表面及第一閘極間隔件GS1的底表面的水平處。
由於高k介電層HK未提供於第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上，因此可能可減小閘極電極GE與第一源極/汲極圖案SD1之間的電容。此可使得達成低功耗半導體裝置成為可能。
由於高k介電層HK在閘極電極GE的頂表面或底表面上被設置成具有恆定的厚度，因此可能可減少半導體裝置中的內部漏電流，且藉此改善半導體裝置的可靠性。
參照圖1、圖2A、圖2B及圖3B，高k介電層HK可提供於閘極氧化物層IL的頂表面ILt、第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上。為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
高k介電層HK可在第一方向D1上延伸以覆蓋閘極氧化物層IL的頂表面ILt，且可在第三方向D3上延伸以覆蓋第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s中的每一者。高k介電層HK可被設置成環繞閘極電極GE。與圖式中所示不同，高k介電層HK可被設置成覆蓋第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s中的每一者的一部分。
高k介電層HK的提供於閘極氧化物層IL的頂表面ILt上的一部分可在第三方向D3上具有第三厚度T3。高k介電層HK的提供於第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上的另一部分可在第一方向D1上具有第四厚度T4。第三厚度T3可大於第四厚度T4。其中第三厚度T3大於第四厚度T4的結構可能是由高k介電層HK與第一抑制層INH1及第二抑制層INH2之間的材料性質的差異形成。
由於高k介電層HK在第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上較在閘極氧化物層IL的頂表面ILt上薄，因此可能可減小閘極電極GE與第一源極/汲極圖案SD1之間的寄生電容。此可使得達成低功耗半導體裝置成為可能。
參照圖1、圖2A、圖2B及圖3C，閘極氧化物層IL可被設置成覆蓋通道層CH中的每一者的第一部分CHa及第二部分CHb。為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
閘極氧化物層IL可共形地覆蓋第一部分CHa的內側表面CHas及第二部分CHb的頂表面CHbt。在第一部分CHa的內側表面CHas及第二部分CHb的頂表面CHbt上，閘極氧化物層IL的厚度可實質上恆定。閘極氧化物層IL的最頂表面ILt可與第一部分CHa的頂表面、高k介電層HK的頂表面HKt、以及閘極電極GE的頂表面或底表面實質上共面。
高k介電層HK可被閘極氧化物層IL及閘極電極GE圍繞。高k介電層HK可與通道層CH間隔開，使得閘極氧化物層IL夾置於高k介電層HK與通道層CH之間。
參照圖1、圖2A、圖2B及圖3D，閘極氧化物層IL可被設置成覆蓋通道層CH中的每一者的第一部分CHa及第二部分CHb，且高k介電層HK可提供於閘極氧化物層IL上以沿著閘極氧化物層IL的頂表面延伸。為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
閘極氧化物層IL可覆蓋第一部分CHa的內側表面CHas及第二部分CHb的頂表面CHbt。在第一部分CHa的內側表面CHas及第二部分CHb的頂表面CHbt上，閘極氧化物層IL的厚度可實質上恆定。閘極氧化物層IL的厚度可小於圖3A至圖3C所示實施例中的閘極氧化物層IL的厚度。高k介電層HK可被閘極氧化物層IL及閘極電極GE環繞。高k介電層HK可與通道層CH間隔開，使得閘極氧化物層IL夾置於高k介電層HK與通道層CH之間。
高k介電層HK的厚度在第三方向D3上可不恆定。詳言之，高k介電層HK的頂表面HKt可具有第一表面HKt1及第二表面HKt2。高k介電層HK的頂表面HKt的第一表面HKt1可位於較高k介電層HK的頂表面HKt的第二表面HKt2低的水平處。第一表面HKt1可位於較閘極氧化物層IL的最頂表面ILt低的水平處，且第二表面HKt2可與閘極氧化物層IL的最頂表面ILt實質上共面。第一表面HKt1可較第二表面HKt2靠近通道層CH中的每一者的第二部分CHb。
閘極電極GE可在平行於或反平行於第三方向D3的方向上朝向通道層CH中的每一者的第二部分CHb突出。閘極電極GE的至少一部分可被高k介電層HK環繞。閘極電極GE的被高k介電層HK環繞的所述部分可在第一方向D1上與通道層CH中的每一者的第一部分CHa交疊。
參照圖1、圖2A、圖2B及圖3E，通道層CH的第一部分CHa中的每一者的內側表面CHas可相對於第三方向D3具有特定的傾斜角度。為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
第一部分CHa中的每一者的內側表面CHas可不垂直於第二部分CHb的頂表面CHbt。作為實例，第一部分CHa中的每一者的內側表面CHas可與第二部分CHb的頂表面CHbt呈銳角。舉例而言，閘極氧化物層IL的至少一部分可在第三方向D3上與第一抑制層INH1及第二抑制層INH2以及第一閘極間隔件GS1及第二閘極間隔件GS2交疊。
然而，發明概念並不限於此實例，且在實施例中，第一部分CHa中的每一者的內側表面CHas可與第二部分CHb的頂表面CHbt呈鈍角。
參照圖1、圖2A、圖2B及圖3F，通道層CH中的每一者的第一部分CHa的內側表面CHas可具有彎曲的輪廓。為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
第一部分CHa中的每一者的內側表面CHas可不垂直於第二部分CHb的頂表面CHbt。舉例而言，第一部分CHa中的每一者的內側表面CHas可連接至第二部分CHb的頂表面CHbt，同時具有連續變化的傾斜角度。因此，閘極氧化物層IL的底表面的與通道層CH中的每一者接觸的一部分及高k介電層HK的底表面的與閘極氧化物層IL接觸的一部分亦可具有彎曲的輪廓。
圖4是截面圖，所述截面圖是沿著圖1所示線II-II’截取的，以示出根據發明概念實施例的半導體裝置。在圖4的以下說明中，為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
參照圖1、圖2A及圖4，通道層CH可在第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分中在第一方向D1上延伸。通道層CH可在第三方向D3上彼此間隔開。與先前參照圖1、圖2A及圖2B闡述的通道層CH不同，當在圖4所示截面圖中觀察時，通道層CH中的每一者可具有圓形截面。舉例而言，通道層CH可為沿第一方向D1延伸的圓形-柱形狀的圖案。通道層CH中的每一者的截面直徑CHr可實質上等於第一主動圖案AP1及第二主動圖案AP2中的每一者的上部寬度。然而，發明概念並不限於此實例，且在實施例中，通道層CH中的每一者的截面可具有各種形狀（例如，橢圓形形狀、截頂圓形形狀及多邊形（例如，矩形）形狀）。
通道層CH中的每一者的截面直徑CHr可藉由修整製程來減小，修整製程是將參照圖16A及圖16B闡述的製造製程的一部分。然而，發明概念並不限於此實例，且在實施例中，通道層CH中的每一者的截面可具有圓形形狀，所述圓形形狀的上部部分及/或下部部分藉由將在以下闡述的修整製程而被局部地切割。
閘極電極GE可被設置成環繞通道層CH中的每一者。包括閘極氧化物層IL及高k介電層HK的閘極絕緣層GI可提供於閘極電極GE與通道層CH中的每一者之間。閘極絕緣層GI可被設置成環繞通道層CH中的每一者。舉例而言，第一單元區PR及第二單元區NR上的電晶體中的每一者可為三維場效電晶體，在所述三維場效電晶體中，閘極電極GE被設置成以三維方式環繞通道層CH。
圖5A及圖5B是截面圖，所述截面圖是分別沿著圖1所示線I-I’及II-II’截取的，以示出根據發明概念實施例的半導體裝置。在圖5A及圖5B的以下說明中，為了簡明說明，前述部件可由相同的參考編號標識，而不重複其交疊說明。
與先前參照圖1、圖2A及圖2B闡述的第一主動圖案AP1及第二主動圖案AP2不同，參照圖1、圖5A及圖5B，第一主動圖案AP1及第二主動圖案AP2可不包括通道層CH，所述通道層CH被堆疊成在第三方向D3上彼此間隔開。第一主動圖案AP1及第二主動圖案AP2可包括上部部分，所述上部部分中的每一者被成形為如在元件隔離層ST上方突出的單個鰭那般。在元件隔離層ST上方突出的鰭形部分可提供於第一源極/汲極圖案SD1之間或者第二源極/汲極圖案SD2之間且可被定義成通道層CH。換言之，第一單元區PR及第二單元區NR的電晶體中的每一者可為鰭式場效電晶體。
在閘極電極GE與閘極間隔件GS之間可設置有抑制層INH。包括閘極氧化物層IL及高k介電層HK的閘極絕緣層GI可提供於閘極電極GE與通道層CH之間。作為實例，高k介電層HK可局部地提供於閘極氧化物層IL上且可不提供於閘極電極GE的與抑制層INH接觸的側表面上。作為另一實例，高k介電層HK可沿著抑制層INH的側表面INHs延伸且可提供於抑制層INH與閘極電極GE的側表面之間的空間中，如參照圖3B所述，但此部分可較高k介電層HK的提供於閘極氧化物層IL上的另一部分薄。
圖6A、圖7A、圖10A、圖13A及圖15A是示出根據發明概念實施例的製造半導體裝置的方法的平面圖。圖6B、圖7B、圖8、圖9、圖10B、圖11、圖12、圖13B、圖14A、圖15B、圖16A及圖17A是截面圖，所述截面圖中的每一者是沿著圖6A、圖7A、圖10A、圖13A及圖15A所示線I-I’中的對應一者截取的，以示出根據發明概念實施例的製造半導體裝置的方法。圖6C、圖7C、圖14B、圖15C、圖16B及圖17B是截面圖，所述截面圖中的每一者是沿著圖6A、圖7A、圖10A、圖13A及圖15A所示線II-II’中的對應一者截取的，以示出根據發明概念實施例的製造半導體裝置的方法。在下文中，將參考附圖更詳細地闡述半導體裝置的製造方法。
參照圖6A、圖6B及圖6C，可提供基底100，且在實施例中，基底100可以在第一方向D1及第二方向D2延伸的板的形式提供，且可由半導體材料形成或者包含所述半導體材料。可在基底100上交替地堆疊第一半導體層與第二半導體層。第一半導體層及第二半導體層中的每一者可由矽（Si）、鍺（Ge）及矽鍺（SiGe）中的至少一者形成或包含所述至少一者，且在實施例中，第一半導體層的材料與第二半導體層的材料可彼此不同。舉例而言，第一半導體層可由矽（Si）形成或者包含矽（Si），且第二半導體層可由矽鍺（SiGe）形成或者包含矽鍺（SiGe）。
可對基底100執行第一圖案化製程，以形成界定第一主動圖案AP1及第二主動圖案AP2的第一溝渠TR1。在第一圖案化製程期間，第一半導體層及第二半導體層可被圖案化以分別形成第一半導體圖案SP1及第二半導體圖案SP2。第一半導體圖案SP1與第二半導體圖案SP2可交替地堆疊於第一主動圖案AP1及第二主動圖案AP2中的每一者上。
可對基底100執行第二圖案化製程，以形成界定第一單元區PR及第二單元區NR的第二溝渠TR2。第二溝渠TR2可被形成為較第一溝渠TR1深。第一主動圖案AP1及第二主動圖案AP2可分別形成於第一單元區PR及第二單元區NR上。
可在基底100上形成元件隔離層ST，以填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可由絕緣材料（例如，氧化矽）中的至少一者形成或者包含所述至少一者。可使元件隔離層ST凹陷以暴露出第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分。在實施例中，第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分可在第三方向D3上在元件隔離層ST上方突出。
可形成緩衝層BF，以覆蓋第一主動圖案AP1的在元件隔離層ST上方突出的上部部分及第二主動圖案AP2的在元件隔離層ST上方突出的上部部分。緩衝層BF可被延伸成覆蓋元件隔離層ST的頂表面的至少一部分。緩衝層BF可由例如氧化矽形成或者包含例如氧化矽。
參照圖7A、圖7B及圖7C，可形成犧牲圖案PP以與第一主動圖案AP1及第二主動圖案AP2交叉。犧牲圖案PP可為在第二方向D2上延伸的線形或條形圖案。
詳言之，犧牲圖案PP的形成可包括：在基底100上形成犧牲層；在犧牲層上形成硬罩幕圖案MP；以及使用硬罩幕圖案MP作為蝕刻罩幕來將犧牲層及緩衝層BF圖案化。犧牲層可由例如多晶矽形成或者包含例如多晶矽。硬罩幕圖案MP可由例如氮化矽形成或者包含例如氮化矽。
參照圖8，可形成第一抑制層INH1以覆蓋第一半導體圖案SP1中的最頂部一者的頂表面、緩衝層BF、犧牲圖案PP及硬罩幕圖案MP中的每一者的側表面、以及硬罩幕圖案MP的頂表面。
參照圖9，可執行回蝕製程以自第一半導體圖案SP1中的最頂部一者的頂表面及硬罩幕圖案MP的頂表面移除第一抑制層INH1。因此，第一抑制層INH1可局部地留在緩衝層BF、犧牲圖案PP及硬罩幕圖案MP中的每一者的側表面上。
可形成第一閘極間隔件GS1以覆蓋第一半導體圖案SP1中的最頂部一者的頂表面及硬罩幕圖案MP的頂表面，所述第一半導體圖案SP1中的最頂部一者的頂表面及硬罩幕圖案MP的頂表面藉由回蝕製程暴露於外部。第一閘極間隔件GS1可在第三方向D3上延伸以覆蓋第一抑制層INH1。
參照圖10A及圖10B，可藉由蝕刻製程自硬罩幕圖案MP的頂表面移除第一閘極間隔件GS1。與所示結構不同，在第一閘極間隔件GS1的蝕刻製程期間，亦可移除硬罩幕圖案MP的一部分。因此，第一閘極間隔件GS1可局部地留在第一抑制層INH1的側表面上。
此後，可使第一主動圖案AP1及第二主動圖案AP2中的每一者局部地凹陷以形成第一凹陷區RC1。第一凹陷區RC1可形成於犧牲圖案PP的兩側處。第一凹陷區RC1的形成可包括使用硬罩幕圖案MP及第一閘極間隔件GS1作為蝕刻罩幕來蝕刻第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。舉例而言，第一凹陷區RC1中的每一者可在第三方向D3上與第一閘極間隔件GS1交疊。然而，發明概念並不限於此實例，且在實施例中，第一凹陷區RC1中的每一者可局部地形成於位於犧牲圖案PP中的相鄰的犧牲圖案PP之間但不在第三方向D3上與第一閘極間隔件GS1交疊的區中。
儘管未示出，但在蝕刻第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分期間，亦可使第一單元區PR與第二單元區NR之間的元件隔離層ST的至少一部分凹陷。
參照圖11，可使第二半導體圖案SP2中的每一者在第一方向D1上局部地凹陷以形成第二凹陷區RC2。在形成第二凹陷區RC2期間，可不使被第一凹陷區RC1暴露出的第一半導體圖案SP1凹陷。舉例而言，可藉由蝕刻製程來形成第二凹陷區RC2，在所述蝕刻製程中，第二半導體圖案SP2相對於第一半導體圖案SP1具有高的蝕刻選擇性（例如，更快的蝕刻速率）。
此後，可形成第二抑制層INH2以覆蓋第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面、及第一半導體圖案SP1的被第一凹陷區RC1暴露出的側表面、以及第二半導體圖案SP2的被第二凹陷區RC2暴露出的側表面。第二抑制層INH2可被延伸成覆蓋第一閘極間隔件GS1的側表面及頂表面以及硬罩幕圖案MP的頂表面。
參照圖12，可形成第二閘極間隔件GS2以填充第二凹陷區RC2中的每一者。第二閘極間隔件GS2的形成可包括：形成第二閘極間隔件層以填充第二凹陷區RC2及第一凹陷區RC1的至少一部分；以及然後執行回蝕製程以自第一凹陷區RC1移除第二閘極間隔件層。
可在對第二閘極間隔層的回蝕製程期間移除第二抑制層INH2的形成於第二凹陷區RC2外部的一部分。詳言之，第二抑制層INH2可自第一半導體圖案SP1的側表面、第一閘極間隔件GS1的側表面及頂表面以及硬罩幕圖案MP的頂表面被移除且可局部地留在第二凹陷區RC2中。
參照圖13A及圖13B，可形成第一源極/汲極圖案SD1以填充第一主動圖案AP1的上部部分中的第一凹陷區RC1，且可形成第二源極/汲極圖案SD2以填充第二主動圖案AP2的上部部分中的第一凹陷區RC1。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可形成於犧牲圖案PP的兩側處。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面被示出為與第一半導體圖案SP1中的最頂部一者的頂表面實質上共面，但發明概念並不限於此實例。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可被形成為具有位於較第一半導體圖案SP1中的最頂部一者的頂表面高的水平處的頂表面。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可藉由選擇性磊晶生長製程形成，在所述選擇性磊晶生長製程中，第一凹陷區RC1的內側表面用作晶種層。選擇性磊晶生長製程可包括例如化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。
作為實例，可在選擇性磊晶生長製程期間將雜質以原位方式注入至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中，以形成第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。作為另一實例，可在形成第一源極/汲極圖案SD1及第二源極/汲極圖案SD2之後將雜質注入至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中。第一源極/汲極圖案SD1可被摻雜成具有第一導電類型（例如，p型），且第二源極/汲極圖案SD2可被摻雜成具有第二導電類型（例如，n型）。
參照圖14A及圖14B，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MP（例如，參見圖13B）及第一閘極間隔件GS1。
接下來，可將第一層間絕緣層110平坦化以暴露出犧牲圖案PP的頂表面。第一層間絕緣層110的平坦化可使用回蝕或化學機械拋光（chemical mechanical polishing，CMP）製程來執行。在實施例中，可在平坦化製程期間完全移除硬罩幕圖案MP（例如，參見圖13B）。在平坦化製程之後，第一層間絕緣層110可具有與犧牲圖案PP的頂表面及第一閘極間隔件GS1的頂表面實質上共面的頂表面。
參照圖15A、圖15B及圖15C，可選擇性地移除犧牲圖案PP（例如，參見圖14A及圖14B）。作為移除犧牲圖案PP的結果，可形成第一空的空間ET1以暴露出第一主動圖案AP1及第二主動圖案AP2。
此後，可選擇性地移除第二半導體圖案SP2以形成第二空的空間ET2。詳言之，第二半導體圖案SP2可經由第一空的空間ET1被暴露出。可藉由蝕刻製程選擇性地移除第二半導體圖案SP2，在蝕刻製程中，第二半導體圖案SP2相對於第一半導體圖案SP1具有高的蝕刻選擇性（例如，更快的蝕刻速率），且在此種情形中，可不移除第一半導體圖案SP1。作為移除第二半導體圖案SP2的結果，可在第一半導體圖案SP1之間形成第二空的空間ET2。第二空的空間ET2中的每一者可被定義成在第三方向D3上彼此相鄰的第一半導體圖案SP1之間的空間。
參照圖16A及圖16B，可執行修整製程以局部地蝕刻被第一空的空間ET1及第二空的空間ET2暴露出的第一半導體圖案SP1中的每一者。在第一半導體圖案SP1中的每一者中，蝕刻部分可為在第三方向D3上不與第一閘極間隔件GS1及第二閘極間隔件GS2以及第一抑制層INH1及第二抑制層INH2交疊的部分。
第一半導體圖案SP1中的每一者在第三方向D3上的厚度在修整製程之後可小於修整製程之前；舉例而言，圖16A及圖16B中的SP1b可小於圖15B及圖15C中的SP1a。
參照圖17A及圖17B，可在第一空的空間ET1及第二空的空間ET2中形成閘極絕緣層GI。詳言之，可在第一空的空間ET1及第二空的空間ET2中形成閘極氧化物層IL，且可形成高k介電層HK以覆蓋閘極氧化物層IL。
當在圖17A所示截面圖中觀察時，閘極氧化物層IL可被形成為覆蓋第一半導體圖案SP1的被第一空的空間ET1及第二空的空間ET2暴露出的頂表面及底表面。當在圖17B所示截面圖中觀察時，閘極氧化物層IL可被形成為環繞被第一空的空間ET1及第二空的空間ET2暴露出的第一半導體圖案SP1。
可藉由選擇性原子層沈積（atomic layer deposition，ALD）（選擇性-ALD）製程將覆蓋閘極氧化物層IL的高k介電層HK形成為具有均勻的厚度。可執行選擇性ALD製程，使得高k介電層HK不形成於第一抑制層INH1的側表面INH1s及第二抑制層INH2的側表面INH2s上。
作為參照圖16A及圖16B闡述的修整製程的結果，高k介電層HK可被形成為在第一方向D1上與第一半導體圖案SP1的部分交疊，但不與第一閘極間隔件GS1及第二閘極間隔件GS2以及第一抑制層INH1及第二抑制層INH2交疊。
返回參照圖1、圖2A及圖2B，可在第一層間絕緣層110上形成第二層間絕緣層120。可形成主動接觸件AC以穿透第二層間絕緣層120及第一層間絕緣層110且將主動接觸件AC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。可形成閘極接觸件件GC以穿透第二層間絕緣層120及閘極頂蓋圖案GP且將閘極接觸件件GC電性連接至閘極電極GE。
可在主動接觸件AC及閘極接觸件GC上形成第三層間絕緣層130。可在第三層間絕緣層130中形成第一金屬層，且在實施例中，第一金屬層可包括第一內連線M1、第一通孔V1及第二通孔V2。
根據發明概念的實施例，半導體裝置可包括高k介電層，高k介電層局部地提供於閘極電極的頂表面或底表面上，且在此種情形中，可能可減小元件中的寄生電容且藉此達成低功耗元件。
另外，根據發明概念的實施例，半導體裝置可包括高k介電層，高k介電層被設置成在閘極電極的頂表面或底表面上具有相對大的厚度且在閘極電極的側表面上具有相對小的厚度，並且即使在此種情形中，仍可能可減小元件中的寄生電容且藉此達成低功耗元件。
儘管已具體示出及闡述發明概念的一些示例性實施例，但此項技術中具有通常知識者將理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行改變。
100:基底 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 A:部分 AC:主動接觸件 AP1:第一主動圖案 AP2:第二主動圖案 BF:緩衝層 BM:障壁圖案 CH:通道層 CHa:第一部分 CHas:內側表面 CHb:第二部分 CHbt、HKt、ILt:頂表面 CHr:截面直徑 D1:第一方向 D2:第二方向 D3:第三方向 ET1:第一空的空間 ET2:第二空的空間 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GE1:第一部分 GE2:第二部分 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 GS1:第一閘極間隔件 GS2:第二閘極間隔件 HK:高k介電層 HKt1:第一表面 HKt2:第二表面 I-I’、II-II’:線 IL:閘極氧化物層 INH:抑制層 INHs、INH1s、INH2s:側表面 INH1:第一抑制層 INH2:第二抑制層 M1:第一內連線 MP:硬罩幕圖案 NR:第二單元區 PP:犧牲圖案 PR:第一單元區 RC1:第一凹陷區 RC2:第二凹陷區 SC:矽化物圖案 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SP1:第一半導體圖案 SP1a、SP1b:厚度 SP2:第二半導體圖案 ST:元件隔離層 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 TR1:第一溝渠 TR2:第二溝渠 V1:第一通孔 V2:第二通孔
結合附圖閱讀以下簡要說明，將更清楚地理解示例性實施例。附圖代表如本文中闡述的非限制性的示例性實施例。
圖1是示出根據發明概念實施例的半導體裝置的平面圖。
圖2A及圖2B是截面圖，所述截面圖是分別沿著圖1所示線I-I’及II-II’截取的，以示出根據發明概念實施例的半導體裝置。
圖3A至圖3F是放大截面圖，所述放大截面圖中的每一者示出根據發明概念實施例的半導體裝置的一部分（例如，圖2A所示A）。
圖4是截面圖，所述截面圖是沿著圖1所示線II-II’截取的，以示出根據發明概念實施例的半導體裝置。
圖5A及圖5B是截面圖，所述截面圖是分別沿著圖1所示線I-I’及II-II’截取的，以示出根據發明概念實施例的半導體裝置。
圖6A、圖7A、圖10A、圖13A及圖15A是示出根據發明概念實施例的製造半導體裝置的方法的平面圖。
圖6B、圖7B、圖8、圖9、圖10B、圖11、圖12、圖13B、圖14A、圖15B、圖16A及圖17A是截面圖，所述截面圖中的每一者是沿著圖6A、圖7A、圖10A、圖13A及圖15A所示線I-I’中的對應一者截取的，以示出根據發明概念實施例的製造半導體裝置的方法。
圖6C、圖7C、圖14B、圖15C、圖16B及圖17B是截面圖，所述截面圖中的每一者是沿著圖6A、圖7A、圖10A、圖13A及圖15A所示線II-II’中的對應一者截取的，以示出根據發明概念實施例的製造半導體裝置的方法。
應注意，該些圖旨在示出在某些示例性實施例中利用的方法、結構及/或材料的一般特性，以及補充以下提供的書面說明。然而，該些圖式並非按比例繪製且可能未精確地反映任何給定實施例的精確結構或效能特性，且不應被解釋為定義或限制示例性實施例所囊括的值或性質的範圍。舉例而言，為了清晰起見，可減小或放大分子、層、區及/或結構部件的相對厚度及定位。在各種圖式中使用類似或相同的參考編號旨在指示類似或相同的部件或特徵的存在。
100:基底
110:第一層間絕緣層
120:第二層間絕緣層
130:第三層間絕緣層
A:部分
AC:主動接觸件
AP1:第一主動圖案
BM:障壁圖案
CH:通道層
D1:第一方向
D2:第二方向
D3:第三方向
FM:導電圖案
GE:閘極電極
GE1:第一部分
GE2:第二部分
GI:閘極絕緣層
GP:閘極頂蓋圖案
GS1:第一閘極間隔件
GS2:第二閘極間隔件
HK:高k介電層
I-I’:線
IL:閘極氧化物層
INH1:第一抑制層
INH2:第二抑制層
M1:第一內連線
PR:第一單元區
SC:矽化物圖案
SD1:第一源極/汲極圖案
V1:第一通孔

Claims (20)

  1. 一種半導體裝置，包括： 基底； 主動圖案，在所述基底的上部部分中且在第一方向上延伸； 閘極電極，與所述主動圖案交叉且在與所述第一方向相交的第二方向上延伸； 第一閘極間隔件，覆蓋所述閘極電極的側表面； 第一抑制層，在所述閘極電極與所述第一閘極間隔件之間；以及 閘極絕緣層，在所述閘極電極與所述主動圖案之間， 其中所述閘極絕緣層包括高介電常數（high-k）介電層及閘極氧化物層，所述閘極氧化物層在所述高介電常數介電層與所述主動圖案之間，且 所述高介電常數介電層局部地提供於所述閘極氧化物層與所述閘極電極之間。
  2. 如請求項1所述的半導體裝置，其中 所述主動圖案包括多個通道層， 所述多個通道層堆疊於彼此的頂部上， 所述閘極電極環繞所述多個通道層， 所述多個通道層中的每一者包括多個第一部分及在所述第一部分之間的第二部分， 所述第一部分中的每一者與所述第一閘極間隔件在垂直地交疊， 所述第二部分在所述第一方向上延伸且與所述閘極電極垂直地交疊，且 所述第一部分中的每一者的厚度大於所述第二部分的厚度。
  3. 如請求項2所述的半導體裝置，其中所述閘極氧化物層及所述高介電常數介電層在被所述第一部分的內側表面及所述第二部分的頂表面環繞的空間中。
  4. 如請求項3所述的半導體裝置，其中所述高介電常數介電層覆蓋所述閘極氧化物層的頂表面且接觸所述第一部分的所述內側表面。
  5. 如請求項3所述的半導體裝置，其中 所述閘極氧化物層共形地覆蓋所述第一部分的所述內側表面及所述第二部分的所述頂表面，且 所述高介電常數介電層以使所述閘極氧化物層在所述高介電常數介電層與所述多個通道層之間來與所述多個通道層間隔開。
  6. 如請求項5所述的半導體裝置，其中 所述高介電常數介電層的頂表面具有第一表面及第二表面， 所述高介電常數介電層的所述第一表面位於較所述閘極氧化物層的最頂表面低的水平處， 所述第二表面位於較所述高介電常數介電層的所述第一表面高的水平處且與所述閘極氧化物層的所述最頂表面共面，且 所述閘極電極朝所述多個通道層中的每一者的所述第二部分突出。
  7. 如請求項3所述的半導體裝置，其中所述第一部分的所述內側表面中的每一者相對於所述第二部分的所述頂表面呈銳角。
  8. 如請求項3所述的半導體裝置，其中所述第一部分的所述內側表面中的每一者在具有連續變化的傾斜角度的同時連接至所述第二部分的所述頂表面。
  9. 如請求項2所述的半導體裝置，更包括： 一對源極/汲極圖案，提供於所述閘極電極的兩側處； 第二閘極間隔件，與所述第一閘極間隔件及與所述多個通道層的所述第一部分中的每一者垂直地交疊，所述第二閘極間隔件接觸所述一對源極/汲極圖案之中的一個源極/汲極圖案；以及 第二抑制層，在所述閘極電極與所述第二閘極間隔件之間， 其中所述第二抑制層直接接觸所述閘極電極。
  10. 如請求項9所述的半導體裝置，其中所述第二抑制層環繞所述第二閘極間隔件且接觸所述一對源極/汲極圖案之中的所述一個源極/汲極圖案。
  11. 如請求項1所述的半導體裝置，其中所述高介電常數介電層的頂表面在低於或等於所述第一閘極間隔件的底表面的水平處。
  12. 一種半導體裝置，包括： 基底； 主動圖案，在所述基底的上部部分中且在第一方向上延伸； 閘極電極，與所述主動圖案交叉且在與所述第一方向相交的第二方向上延伸； 第一閘極間隔件，覆蓋所述閘極電極的側表面； 第一抑制層，在所述閘極電極與所述第一閘極間隔件之間；以及 閘極絕緣層，在所述閘極電極與所述主動圖案之間， 其中所述閘極絕緣層包括高介電常數介電層及閘極氧化物層， 所述閘極氧化物層在所述高介電常數介電層與所述主動圖案之間， 所述高介電常數介電層沿著所述閘極氧化物層的頂表面及所述第一抑制層的側表面延伸，且 所述高介電常數介電層的厚度在所述閘極氧化物層的所述頂表面上較在所述第一抑制層的所述側表面上大。
  13. 如請求項12所述的半導體裝置，其中 所述主動圖案包括多個通道層， 所述多個通道層堆疊於彼此的頂部上， 所述閘極電極環繞所述多個通道層， 所述多個通道層中的每一者包括多個第一部分及在所述第一部分之間的第二部分， 所述第一部分中的每一者與所述第一閘極間隔件垂直地交疊，所述第二部分在所述第一方向上延伸且與所述閘極電極垂直地交疊，且 所述第一部分中的每一者的厚度大於所述第二部分的厚度。
  14. 如請求項13所述的半導體裝置，更包括： 一對源極/汲極圖案，提供於所述閘極電極的兩側處； 第二閘極間隔件，與所述第一閘極間隔件和所述多個通道層的所述第一部分中的每一者垂直地交疊，所述第二閘極間隔件接觸所述一對源極/汲極圖案之中的一個源極/汲極圖案；以及 第二抑制層，在所述閘極電極與所述第二閘極間隔件之間， 其中所述高介電常數介電層的所述厚度在所述第二抑制層的側表面上較在所述閘極氧化物層的所述頂表面上小。
  15. 如請求項14所述的半導體裝置，其中所述高介電常數介電層以所述第一抑制層或所述第二抑制層在所述高介電常數介電層與所述第一閘極間隔件及所述第二閘極間隔件之間來與所述第一閘極間隔件及所述第二閘極間隔件間隔開。
  16. 如請求項14所述的半導體裝置，其中所述第二抑制層環繞所述第二閘極間隔件且接觸所述一對源極/汲極圖案之中的所述一個源極/汲極圖案。
  17. 如請求項13所述的半導體裝置，其中所述高介電常數介電層覆蓋所述閘極氧化物層的所述頂表面且接觸所述第一部分的內側表面。
  18. 一種半導體裝置，包括： 基底； 主動圖案，在所述基底的上部部分中且在第一方向上延伸，所述主動圖案包括堆疊於彼此的頂部上的多個通道層； 閘極電極，與所述主動圖案交叉且環繞所述多個通道層，所述閘極電極在與所述第一方向相交的第二方向上延伸； 閘極間隔件，覆蓋所述閘極電極的側表面； 抑制層，在所述閘極電極與所述閘極間隔件之間； 一對源極/汲極圖案，在所述閘極電極的兩側處； 閘極絕緣層，在所述閘極電極與所述多個通道層中的每一者之間； 層間絕緣層，覆蓋所述閘極電極及所述閘極間隔件； 主動接觸件，所述主動接觸件穿過所述層間絕緣層且分別連接至所述一對源極/汲極圖案；以及 閘極接觸件，穿過所述層間絕緣層的至少一部分且連接至所述閘極電極，其中 所述閘極絕緣層包括高介電常數介電層及閘極氧化物層， 所述閘極氧化物層在所述高介電常數介電層與所述多個通道層中的每一者之間，且 所述高介電常數介電層局部地提供於所述閘極氧化物層與所述閘極電極之間。
  19. 如請求項18所述的半導體裝置，其中 所述多個通道層中的每一者具有與所述閘極電極交叉且在所述第一方向上延伸的柱形狀，且 所述多個通道層中的每一者的橫截面是圓形的、橢圓形的或矩形的。
  20. 如請求項18所述的半導體裝置，其中 所述多個通道層中的每一者包括多個第一部分及在所述第一部分之間的第二部分， 所述第一部分中的每一者與所述閘極間隔件垂直地交疊， 所述第二部分在所述第一方向上延伸且與所述閘極電極垂直地交疊，且 所述第一部分中的每一者的厚度大於所述第二部分的厚度。
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