KR20220045591A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20220045591A
KR20220045591A KR1020200128176A KR20200128176A KR20220045591A KR 20220045591 A KR20220045591 A KR 20220045591A KR 1020200128176 A KR1020200128176 A KR 1020200128176A KR 20200128176 A KR20200128176 A KR 20200128176A KR 20220045591 A KR20220045591 A KR 20220045591A
Authority
KR
South Korea
Prior art keywords
gate
layer
gate electrode
channel layers
portions
Prior art date
Application number
KR1020200128176A
Other languages
English (en)
Inventor
김문현
강명길
김완돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200128176A priority Critical patent/KR20220045591A/ko
Priority to US17/245,601 priority patent/US11804530B2/en
Priority to TW110116935A priority patent/TW202215637A/zh
Priority to CN202110651929.0A priority patent/CN114388502A/zh
Priority to EP21195839.2A priority patent/EP3979329A3/en
Publication of KR20220045591A publication Critical patent/KR20220045591A/ko
Priority to US18/478,373 priority patent/US20240030304A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 기판, 상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서, 상기 게이트 전극과 상기 제1 게이트 스페이서 사이에 제공되는 제1 억제층, 및 상기 게이트 전극과 상기 활성 패턴 사이에 제공되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 활성 패턴 사이에 제공되는 게이트 산화막을 포함하고, 상기 고유전막은 상기 게이트 산화막과 상기 게이트 전극 사이에 국소적으로 제공되는 반도체 소자 및 그의 제조 방법을 개시한다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 반도체 소자를 제공하는데 있다.
본 발명의 일 기술적 과제는 저전력 구동이 가능한 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 반도체 소자는 기판, 상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서, 상기 게이트 전극과 상기 제1 게이트 스페이서 사이에 제공되는 제1 억제층, 및 상기 게이트 전극과 상기 활성 패턴 사이에 제공되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 활성 패턴 사이에 제공되는 게이트 산화막을 포함하고, 상기 고유전막은 상기 게이트 산화막과 상기 게이트 전극 사이에 국소적으로 제공될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 기판, 상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서, 상기 게이트 전극과 상기 제1 게이트 스페이서 사이에 제공되는 제1 억제층, 및 상기 게이트 전극과 상기 활성 패턴 사이에 제공되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 활성 패턴 사이에 제공되는 게이트 산화막을 포함하고, 상기 고유전막은 상기 게이트 산화막의 상면 및 상기 제1 억제층의 측벽을 따라 연장되고, 상기 게이트 산화막의 상면 상에 제공되는 상기 고유전막의 두께는 상기 제1 억제층의 측벽 상에 제공되는 상기 고유전막의 두께보다 클 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 기판, 상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴으로서, 복수 개의 적층된 채널층들을 포함하는 것, 상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널층들을 둘러싸는 게이트 전극, 상기 게이트 전극의 측벽을 덮는 게이트 스페이서, 상기 게이트 전극과 상기 게이트 스페이서 사이에 제공되는 억제층, 상기 게이트 전극의 양 측에 제공되는 한 쌍의 소스/드레인 패턴들, 상기 게이트 전극과 상기 채널층들 각각의 사이에 제공되는 게이트 절연막, 상기 게이트 전극 및 상기 게이트 스페이서를 덮는 층간 절연막, 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴들과 각각 연결되는 활성 콘택들, 및 상기 층간 절연막의 적어도 일부를 관통하여 상기 게이트 전극과 연결되는 게이트 콘택을 포함하되, 상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 채널층들 각각의 사이에 제공되는 게이트 산화막을 포함하고, 상기 고유전막은 상기 게이트 산화막과 상기 게이트 전극 사이에 국소적으로 제공될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 게이트 전극의 상부 또는 하부에만 선택적으로 제공되는 고유전막을 포함하여 소자 내에서 발생하는 커패시턴스를 줄일 수 있고, 이에 따라 보다 낮은 전력으로 구동될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 게이트 전극의 상부 또는 하부에 상대적으로 두껍게 제공되고, 게이트 전극의 측벽 상에 상대적으로 얇게 제공되는 고유전막을 포함하여 소자 내에서 발생하는 커패시턴스를 줄일 수 있고, 이에 따라 보다 낮은 전력으로 구동될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대도들로, 각각 도 2a의 A 부분에 대응된다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다.
도 6a, 도 7a, 도 10a, 도 13a 및 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6b, 도 7b, 도 8, 도 9, 도 10b, 도 11, 도 12, 도 13b, 도 14a, 도 15b, 도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 6a, 도 7a, 도 10a, 도 13a 및 도 15a 중 하나를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 6c, 도 7c, 도 14b, 도 15c, 도 16b 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 6a, 도 7a, 도 10a, 도 13a 및 도 15a 중 하나를 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 셀 영역(PR) 및 제2 셀 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 어느 하나를 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 평행하고, 제3 방향(D3)과 직교할 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 셀 영역(PR) 및 제2 셀 영역(NR)이 정의될 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
제1 셀 영역(PR) 및 제2 셀 영역(NR)은 로직 회로를 구성하는 표준 셀이 제공되는 영역일 수 있다. 일 예로, 제1 셀 영역(PR)은 PMOS 전계 효과 트랜지스터들이 제공되는 영역일 수 있고, 제2 셀 영역(NR)은 NMOS 전계 효과 트랜지스터들이 제공되는 영역일 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 셀 영역(PR) 및 제2 셀 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 제3 방향(D3)으로 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소할 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 각각의 상부는 소자 분리막(ST) 위로 돌출될 수 있다(도 2b 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 측벽의 일부를 덮을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 적층된 복수 개의 채널층들(CH)을 포함할 수 있다. 채널층들(CH)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에 제공될 수 있다. 채널층들(CH)은 제3 방향(D3)으로 서로 이격될 수 있다. 채널층들(CH)은, 예를 들어, 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 어느 하나를 포함할 수 있다. 일 예로, 채널층들(CH)은 실리콘(Si)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 채널층들(CH)이 제공될 수 있다.
제2 활성 패턴(AP2)의 상부에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 채널층들(CH)이 제공될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 예를 들어, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은 채널층들(CH) 중 최상부의 것(topmost one)의 최상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은 채널층들(CH) 중 최상부의 것의 최상면보다 높은 레벨에 위치할 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 물질의 격자 상수보다 큰 격자 상수를 갖는 반도체 물질(예를 들어, SiGe)을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 채널층들(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 물질(예를 들어, Si)을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제2 방향(D2)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)의 일부는 채널층들(CH)과 제3 방향(D3)으로 중첩될 수 있다.
도 2a를 참조하면, 게이트 전극(GE)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 상에 제공되는 제1 부분(GE1)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 사이에 제공되는 제2 부분(GE2)을 포함할 수 있다. 게이트 전극(GE)의 제1 부분(GE1)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면보다 높은 레벨에 위치할 수 있다. 게이트 전극(GE)의 제2 부분(GE2)은 채널층들(CH) 사이에서 게이트 전극(GE)의 제1 부분(GE1)의 하면과 나란하게 제2 방향(D2)으로 연장될 수 있다.
도 2b를 참조하면, 게이트 전극(GE)은 채널층들(CH) 각각의 상면, 하면 및 측벽 상에 제공될 수 있다. 즉, 제1 셀 영역(PR) 및 제2 셀 영역(NR)의 트랜지스터들 각각은 게이트 전극(GE)이 채널층들(CH)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터일 수 있다.
게이트 전극(GE)의 측벽을 덮는 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)가 제공될 수 있다. 도 2a를 참조하면, 제1 게이트 스페이서(GS1)는 게이트 전극(GE)의 제1 부분(GE1)의 측벽을 덮을 수 있고, 제2 게이트 스페이서(GS2)는 게이트 전극(GE)의 제2 부분(GE2)의 측벽을 덮을 수 있다.
제1 및 제2 게이트 스페이서들(GS1, GS2)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서(GS1)의 상면은 게이트 전극(GE)의 제1 부분(GE1)의 상면보다 높은 레벨에 위치할 수 있다. 제1 및 제2 게이트 스페이서들(GS1, GS2)은, 예를 들어, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 스페이서들(GS1, GS2)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 게이트 스페이서(GS1)와 게이트 전극(GE)의 제1 부분(GE1) 사이에 제1 억제층(INH1)이 제공될 수 있다. 제1 억제층(INH1)은 게이트 전극(GE)의 제1 부분(GE1)과 직접 접촉할 수 있다. 제1 게이트 스페이서(GS1)와 게이트 전극(GE)의 제1 부분(GE1)은 제1 억제층(INH1)을 사이에 두고 서로 이격될 수 있다. 제1 억제층(INH1)은 게이트 전극(GE)의 제1 부분(GE1)에 인접하는 제1 게이트 스페이서(GS1)의 측벽을 덮을 수 있다.
제2 게이트 스페이서(GS2)와 게이트 전극(GE)의 제2 부분(GE2) 사이에 제2 억제층(INH2)이 제공될 수 있다. 제2 억제층(INH2)은 게이트 전극(GE)의 제2 부분(GE2)과 직접 접촉할 수 있다. 제2 게이트 스페이서(GS2)와 게이트 전극(GE)의 제2 부분(GE2)은 제2 억제층(INH2)을 사이에 두고 서로 이격될 수 있다. 제2 억제층(INH2)은 게이트 전극(GE)의 제2 부분(GE2)에 인접하는 제2 게이트 스페이서(GS2)의 측벽을 덮을 수 있고, 채널층들(CH)과 인접하는 제2 게이트 스페이서(GS2)의 상면 및 하면을 덮을 수 있다.
제1 및 제2 억제층들(INH1, INH2)은 후술하는 고유전막(HK)이 게이트 전극(GE)의 측벽 상에 증착되는 것을 방지 또는 최소화할 수 있다. 고유전막(HK)은 제1 억제층(INH1) 또는 제2 억제층(INH2)이 제공되는 면 상에 증착되지 않을 수 있고, 증착되더라도 제1 억제층(INH1) 또는 제2 억제층(INH2)이 제공되지 않는 면에서보다 얇은 두께로 증착될 수 있다. 제1 및 제2 억제층들(INH1, INH2)은 동일한 물질을 포함할 수 있다. 일 예로, 고유전막(HK)이 하프늄 산화물(HfO2)을 포함하는 경우 제1 및 제2 억제층들(INH1, INH2)은 아세틸아세톤(acetylacetone, CH₃COCH₂COCH₃)을 포함할 수 있으나, 본 발명은 이에 제한되지 않으며 제1 및 제2 억제층들(INH1, INH2)의 물성은 고유전막(HK)의 물성에 따라 달라질 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 예를 들어, 게이트 캐핑 패턴(GP)과 제1 게이트 스페이서(GS1) 사이에 제1 억제층(INH1)이 제공될 수 있고, 게이트 캐핑 패턴(GP)은 제1 억제층(INH1)과 접촉할 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 게이트 캐핑 패턴들(GP)은, 예를 들어, SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 채널층들(CH) 사이에 게이트 절연막(GI)이 제공될 수 있다. 보다 구체적으로, 게이트 전극(GE)의 제1 부분(GE1)과 채널층들(CH) 중 최상부의 것 사이 및 게이트 전극(GE)의 제2 부분(GE2)과 채널층들(CH) 사이에 게이트 산화막(IL) 및 고유전막(HK)을 포함하는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)의 제1 부분(GE1) 및 제2 부분(GE2)의 상면 및 하면을 따라 연장될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
게이트 절연막(GI)의 게이트 산화막(IL) 및 고유전막(HK)은 도 2a에 따른 단면적 관점에서 채널층들(CH) 각각의 일부와 제1 방향(D1)으로 중첩될 수 있고, 제1 및 제2 억제층들(INH1, INH2) 및 제1 및 제2 게이트 스페이서들(GS1, GS2)과 제1 방향(D1)으로 중첩되지 않을 수 있다. 게이트 절연막(GI)의 게이트 산화막(IL) 및 고유전막(HK)은 도 2b에 따른 단면적 관점에서 채널층들(CH) 각각의 상면, 하면 및 측벽을 둘러쌀 수 있다. 게이트 산화막(IL)은 고유전막(HK)과 채널층들(CH)의 사이에 제공될 수 있다.
게이트 산화막(IL)은, 예를 들어, 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 일 예로, 게이트 산화막(IL)은 실리콘 산화물을 포함할 수 있다. 고유전막(HK)은 실리콘 산화물 및 실리콘 질화물보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 고유전막(HK)은, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 산화막(IL) 및 고유전막(HK)을 포함하는 게이트 절연막(GI)과 그에 인접하는 구성들에 대하여 도 3a 내지 도 3f를 참조하여 상세히 후술한다.
게이트 전극(GE)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되며, 채널층들(CH) 각각에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화물을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 제1 게이트 스페이서(GS1) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴(GP)의 상면 및 제1 게이트 스페이서(GS1)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 게이트 캐핑 패턴(GP)의 상면 및 제1 게이트 스페이서(GS1)의 상면을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택들(AC) 각각은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택들(AC) 각각은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽 및 하면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
활성 콘택들(AC)은 자기 정렬된 콘택들(self-aligned contacts)일 수 있다. 다시 말하면, 활성 콘택들(AC)은 게이트 캐핑 패턴(GP) 및 제1 게이트 스페이서(GS1)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택들(AC)은 제1 게이트 스페이서(GS1)의 측벽의 적어도 일부를 덮을 수 있다. 도시된 바와 달리, 활성 콘택들(AC)은 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수도 있다.
각각의 활성 콘택들(AC)과 각각의 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 실리사이드 패턴(SC)이 제공될 수 있다. 활성 콘택들(AC) 각각은 실리사이드 패턴(SC)을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 어느 하나와 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다. 실리사이드 패턴(SC)은, 예를 들어, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 예를 들어, 게이트 콘택(GC)은 제1 셀 영역(PR) 및 제2 셀 영역(NR) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 게이트 콘택(GC)은 활성 콘택들(AC)과 동일하게, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 배선들(M1), 제1 비아(V1) 및 제2 비아(V2)가 제공될 수 있다. 제1 및 제2 비아들(V1, V2)은 제1 배선들(M1) 아래에 제공될 수 있다. 제1 배선들(M1)은 제1 방향(D1)으로 연장될 수 있다. 제1 배선들(M1)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 배열될 수 있다. 제1 비아(V1)는 제1 배선들(M1) 중 어느 하나와 활성 콘택들(AC) 중 어느 하나 사이에 제공되어, 이들을 서로 전기적으로 연결할 수 있다. 제2 비아(V2)는 제1 배선들(M1) 중 어느 하나와 게이트 콘택(GC) 사이에 제공되어, 이들을 서로 전기적으로 연결할 수 있다.
제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 서로 일체로 연결되어, 하나의 도전 구조체를 구성할 수 있다. 다시 말하면, 제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 함께 형성될 수 있다. 제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 듀얼 다마신 공정을 통해 하나의 도전 구조체로 형성될 수 있다. 도시되지 않았으나, 제3 층간 절연막(130) 상에 적층된 금속층들(예를 들어, M2, M3, M4 등)이 추가로 제공될 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대도들로, 각각 도 2a의 A 부분에 대응된다. 이하에서, 도 3a 내지 도 3f를 각각 참조하여 본 발명의 실시예들에 따른 반도체 소자의 세부 구조에 대하여 상세히 설명한다.
도 1, 도 2a, 도 2b 및 도 3a를 참조하면, 채널층들(CH) 각각은 제1 및 제2 게이트 스페이서들(GS1, GS2) 및 제1 및 제2 억제층들(INH1, INH2)과 제3 방향(D3)으로 중첩되는 제1 부분들(CHa) 및 제1 부분들(CHa) 사이에서 제1 방향(D1)으로 연장되며 게이트 전극(GE)과 제3 방향(D3)으로 중첩되는 제2 부분(CHb)을 포함할 수 있다. 제1 부분들(CHa)은 제2 부분(CHb)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제2 부분(CHb)은 제1 부분들(CHa) 사이에 제공되며, 제3 방향(D3)으로 일정한 두께를 갖는 부분일 수 있다.
제1 부분들(CHa) 각각은 제3 방향(D3)으로 제1 두께(T1)를 가질 수 있고, 제2 부분(CHb)은 제3 방향(D3)으로 제2 두께(T2)를 가질 수 있다. 예를 들어, 제1 두께(T1)는 제1 부분들(CHa) 각각의 제3 방향(D3)으로의 최대 두께로 정의될 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다.
각각의 제1 부분들(CHa)은 제2 부분(CHb)에 인접하는 내측벽(CHas)을 가질 수 있다. 제1 부분들(CHa) 각각의 내측벽(CHas)은, 예를 들어, 제3 방향(D3)과 평행한 평면일 수 있다. 제1 부분들(CHa) 각각의 내측벽(CHas)의 일부는 제2 부분(CHb)과 접촉할 수 있고, 다른 일부는 제2 부분(CHb)과 접촉하지 않고 게이트 절연막(GI)과 접촉할 수 있다.
제2 부분(CHb)은 게이트 전극(GE)에 인접하는 상면(CHbt)을 가질 수 있다. 제2 부분(CHb)의 상면(CHbt)은, 예를 들어, 제1 방향(D1) 및 제2 방향(D2)과 평행한 평면일 수 있고, 제1 부분들(CHa) 각각의 내측벽(CHas)과 직교할 수 있다. 제2 부분(CHb)의 상면(CHbt)은 게이트 산화막(IL)으로 덮일 수 있다.
게이트 산화막(IL) 및 고유전막(HK)을 포함하는 게이트 절연막(GI)은 서로 마주보는 제1 부분들(CHa)의 내측벽들(CHas) 및 제2 부분(CHb)의 상면(CHbt)으로 둘러싸인 공간 내에 제공될 수 있다. 구체적으로, 게이트 산화막(IL) 및 고유전막(HK)은 제1 부분들(CHa)과 제1 방향(D1)으로 중첩될 수 있고, 게이트 전극(GE)과 제2 부분(CHb) 사이에 제공될 수 있다. 게이트 산화막(IL)은 제2 부분(CHb)의 상면(CHbt) 및 제1 부분들(CHa)의 내측벽들(CHas)의 일부를 덮을 수 있고, 고유전막(HK)은 게이트 산화막(IL)의 상면(ILt) 및 게이트 산화막(IL)으로 덮이지 않은 제1 부분들(CHa)의 내측벽들(CHas)의 일부를 덮을 수 있다.
고유전막(HK)의 상면(HKt)은 게이트 전극(GE)의 상면(또는 하면)과 접촉할 수 있다. 고유전막(HK)은 제1 억제층(INH1)의 측벽(INH1s) 및 제2 억제층(INH2)의 측벽(INH2s) 상에 제공되지 않을 수 있다. 즉, 고유전막(HK)은 제1 및 제2 억제층들(INH1, INH2)과 접촉하지 않을 수 있다. 고유전막(HK)의 제3 방향(D3)으로의 두께는 제1 부분들(CHa) 사이에서 실질적으로 균일할 수 있다. 고유전막(HK)의 상면(HKt)은 제1 방향(D1) 및 제2 방향(D2)과 평행한 평면일 수 있다. 예를 들어, 고유전막(HK)의 상면(HKt)은 게이트 전극(GE)의 상면(또는 하면)과 실질적으로 공면을 이룰 수 있다. 예를 들어, 고유전막(HK)의 상면(HKt)은 제1 부분들(CHa)의 상면들 및 제1 게이트 스페이서(GS1)의 하면보다 낮거나 같은 레벨에 위치할 수 있다.
고유전막(HK)이 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 상에 제공되지 않는 것으로 인하여, 게이트 전극(GE)과 제1 소스/드레인 패턴들(SD1) 사이 등에서 발생하는 커패시턴스가 줄어들 수 있다. 이에 따라 본 발명에 따른 반도체 소자는 보다 낮은 전력으로 구동될 수 있다.
고유전막(HK)이 게이트 전극(GE)의 상면(또는 하면) 상에 균일한 두께로 제공되는 것으로 인하여, 본 발명에 따른 반도체 소자는 내부의 누설 전류가 감소할 수 있고, 신뢰성이 개선될 수 있다.
도 1, 도 2a, 도 2b 및 도 3b를 참조하면, 게이트 산화막(IL)의 상면(ILt), 제1 억제층(INH1)의 측벽(INH1s) 및 제2 억제층(INH2)의 측벽(INH2s) 상에 고유전막(HK)이 제공될 수 있다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
고유전막(HK)은 게이트 산화막(IL)의 상면(ILt)을 덮으며 제1 방향(D1)으로 연장될 수 있고, 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 각각을 덮으며 제3 방향(D3)으로 연장될 수 있다. 고유전막(HK)은 게이트 전극(GE)을 둘러쌀 수 있다. 도시된 바와 달리, 고유전막(HK)은 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 각각의 일부만을 덮을 수 있다.
게이트 산화막(IL)의 상면(ILt) 상에 제공되는 고유전막(HK)은 제3 방향(D3)으로 제3 두께(T3)를 가질 수 있다. 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 상에 제공되는 고유전막(HK)은 제1 방향(D1)으로 제4 두께(T4)를 가질 수 있다. 제3 두께(T3)는 제4 두께(T4)보다 클 수 있다. 제3 두께(T3)가 제4 두께(T4)보다 큰 것은 고유전막(HK)과 제1 및 제2 억제층들(INH1, INH2)의 물성에 기인할 수 있다.
고유전막(HK)이 게이트 산화막(IL)의 상면(ILt)보다 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 상에 얇게 제공되는 것으로 인하여, 게이트 전극(GE)과 제1 소스/드레인 패턴들(SD1) 사이 등에서 발생하는 커패시턴스가 줄어들 수 있다. 이에 따라 본 발명에 따른 반도체 소자는 보다 낮은 전력으로 구동될 수 있다.
도 1, 도 2a, 도 2b 및 도 3c를 참조하면, 채널층들(CH) 각각의 제1 부분들(CHa) 및 제2 부분(CHb)을 덮는 게이트 산화막(IL)이 제공될 수 있다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
게이트 산화막(IL)은 제1 부분들(CHa)의 내측벽들(CHas) 및 제2 부분(CHb)의 상면(CHbt)을 컨포멀하게 덮을 수 있다. 게이트 산화막(IL)의 두께는 제1 부분들(CHa)의 내측벽들(CHas) 및 제2 부분(CHb)의 상면(CHbt) 상에서 실질적으로 균일할 수 있다. 게이트 산화막(IL)의 최상면(ILt)은 제1 부분들(CHa)의 상면들, 고유전막(HK)의 상면(HKt) 및 게이트 전극(GE)의 상면(또는 하면)과 실질적으로 공면을 이룰 수 있다.
고유전막(HK)은 게이트 산화막(IL) 및 게이트 전극(GE)으로 둘러싸일 수 있다. 고유전막(HK)은 게이트 산화막(IL)을 사이에 두고 채널층들(CH)과 이격될 수 있다.
도 1, 도 2a, 도 2b 및 도 3d를 참조하면, 채널층들(CH) 각각의 제1 부분들(CHa) 및 제2 부분(CHb)을 덮는 게이트 산화막(IL) 및 게이트 산화막(IL) 상에서 게이트 산화막(IL)의 상면을 따라 연장되는 고유전막(HK)이 제공될 수 있다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
게이트 산화막(IL)은 제1 부분들(CHa)의 내측벽들(CHas) 및 제2 부분(CHb)의 상면(CHbt)을 덮을 수 있다. 게이트 산화막(IL)의 두께는 제1 부분들(CHa)의 내측벽들(CHas) 및 제2 부분(CHb)의 상면(CHbt) 상에서 실질적으로 균일할 수 있다. 게이트 산화막(IL)의 두께는 도 3a 내지 도 3c에 도시된 게이트 산화막(IL)의 두께보다 작을 수 있다. 고유전막(HK)은 게이트 산화막(IL) 및 게이트 전극(GE)으로 둘러싸일 수 있다. 고유전막(HK)은 게이트 산화막(IL)을 사이에 두고 채널층들(CH)과 이격될 수 있다.
고유전막(HK)의 제3 방향(D3)으로의 두께는 일정하지 않을 수 있다. 구체적으로, 고유전막(HK)의 상면(HKt)은 제1 면(HKt1) 및 제2 면(HKt2)을 가질 수 있다. 고유전막(HK)의 상면(HKt)의 제1 면(HKt1)은 고유전막(HK)의 상면(HKt)의 제2 면(HKt2)보다 낮은 레벨에 위치할 수 있다. 제1 면(HKt1)은 게이트 산화막(IL)의 최상면(ILt)보다 낮은 레벨에 위치할 수 있고, 제2 면(HKt2)은 게이트 산화막(IL)의 최상면(ILt)과 실질적으로 공면을 이룰 수 있다. 제1 면(HKt1)은 제2 면(HKt2)보다 채널층들(CH) 각각의 제2 부분(CHb)에 가까울 수 있다.
게이트 전극(GE)은 채널층들(CH) 각각의 제2 부분(CHb)을 향해 제3 방향(D3) 또는 제3 방향(D3)의 반대 방향으로 돌출될 수 있다. 게이트 전극(GE)의 적어도 일부는 고유전막(HK)으로 둘러싸일 수 있다. 고유전막(HK)으로 둘러싸인 게이트 전극(GE)의 일부는 채널층들(CH) 각각의 제1 부분들(CHa)과 제1 방향(D1)으로 중첩될 수 있다.
도 1, 도 2a, 도 2b 및 도 3e를 참조하면, 채널층들(CH)의 제1 부분들(CHa) 각각의 내측벽(CHas)은 제3 방향(D3)에 대하여 일정한 기울기를 가질 수 있다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
제1 부분들(CHa) 각각의 내측벽(CHas)은 제2 부분(CHb)의 상면(CHbt)과 직교하지 않을 수 있다. 일 예로, 제1 부분들(CHa) 각각의 내측벽(CHas)은 제2 부분(CHb)의 상면(CHbt)과 예각을 이루며 만날 수 있다. 예를 들어, 게이트 산화막(IL)의 적어도 일부는 제1 및 제2 억제층들(INH1, INH2), 제1 및 제2 게이트 스페이서들(GS1, GS2)과 제3 방향(D3)으로 중첩될 수 있다.
다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 다른 예로 제1 부분들(CHa) 각각의 내측벽(CHas)은 제2 부분(CHb)의 상면(CHbt)과 둔각을 이루며 만날 수 있다.
도 1, 도 2a, 도 2b 및 도 3f를 참조하면, 채널층들(CH) 각각의 제1 부분들(CHa)의 내측벽들(CHas)은 곡선 프로파일(curved profile)을 가질 수 있다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
제1 부분들(CHa) 각각의 내측벽(CHas)은 제2 부분(CHb)의 상면(CHbt)과 직교하지 않을 수 있다. 일 예로, 제1 부분들(CHa) 각각의 내측벽(CHas)은 기울기가 연속적으로 변하며 제2 부분(CHb)의 상면(CHbt)과 이어질 수 있다. 이에 따라, 채널층들(CH) 각각과 접촉하는 게이트 산화막(IL)의 하면의 일부 및 게이트 산화막(IL)과 접촉하는 고유전막(HK)의 하면의 일부는 곡선 프로파일을 가질 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 1, 도 2a 및 도 4를 참조하면, 채널층들(CH)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에서 제1 방향(D1)으로 연장될 수 있다. 채널층들(CH)은 제3 방향(D3)으로 서로 이격될 수 있다. 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명한 채널층들(CH)과 달리, 채널층들(CH) 각각의 단면은, 도 4에 따른 단면적 관점에서, 원 형태를 가질 수 있다. 즉, 채널층들(CH)은 제1 방향(D1)으로 연장되는 원 기둥 형태를 가질 수 있다. 채널층들(CH) 각각의 단면의 지름(CHr)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부 폭과 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며 채널층들(CH) 각각의 단면은 타원, 일부가 잘린 원, 다각형(예를 들어, 직사각형) 등 다양한 형태를 가질 수 있다.
채널층들(CH) 각각의 단면의 지름(CHr)은 제조 공정 중 도 16a 및 도 16b를 참조하여 후술하는 트리밍 공정에 의해 줄어들 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 채널층들(CH) 각각의 단면은 후술하는 트리밍 공정에 의해 상부 및/또는 하부의 일부가 잘린 원 형태를 가질 수 있다.
게이트 전극(GE)은 채널층들(CH) 각각을 둘러쌀 수 있다. 게이트 전극(GE)과 채널층들(CH) 각각의 사이에 게이트 산화막(IL) 및 고유전막(HK)을 포함하는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 채널층들(CH) 각각을 둘러쌀 수 있다. 즉, 제1 셀 영역(PR) 및 제2 셀 영역(NR)의 트랜지스터들 각각은 게이트 전극(GE)이 채널층들(CH)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터일 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 1, 도 5a 및 도 5b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)은 앞서 설명한 도 1, 도 2a 및 도 2b의 제1 및 제2 활성 패턴들(AP1, AP2)과 달리, 제3 방향(D3)으로 서로 이격되며 적층된 복수의 채널층들(CH)을 포함하지 않을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 그의 상부가 소자 분리막(ST) 위로 돌출된 하나의 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST) 위로 돌출된 핀 형태는 제1 소스/드레인 패턴들(SD1) 사이 또는 제2 소스/드레인 패턴들(SD2) 사이에 제공될 수 있고, 채널층(CH)으로 정의될 수 있다. 즉, 제1 셀 영역(PR) 및 제2 셀 영역(NR)의 트랜지스터들 각각은 핀 전계 효과 트랜지스터(Fin-FET)일 수 있다.
게이트 전극(GE)과 게이트 스페이서(GS) 사이에 억제층(INH)이 제공될 수 있다. 게이트 전극(GE)과 채널층(CH) 사이에 게이트 산화막(IL) 및 고유전막(HK)을 포함하는 게이트 절연막(GI)이 제공될 수 있다. 일 예로, 고유전막(HK)은 게이트 산화막(IL) 상에 국소적으로 제공될 수 있고, 억제층(INH)과 접촉하는 게이트 전극(GE)의 측벽 상에 제공되지 않을 수 있다. 다른 예로, 고유전막(HK)은 도 3b를 참조하여 설명한 것과 같이 억제층(INH)의 측벽(INHs)을 따라 연장되어, 억제층(INH)과 게이트 전극(GE)의 측벽 사이에 제공될 수 있으나, 게이트 산화막(IL) 상에 제공되는 고유전막(HK)보다 얇은 두께를 가질 수 있다.
도 6a, 도 7a, 도 10a, 도 13a 및 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6b, 도 7b, 도 8, 도 9, 도 10b, 도 11, 도 12, 도 13b, 도 14a, 도 15b, 도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 6a, 도 7a, 도 10a, 도 13a 및 도 15a 중 하나를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 도 6c, 도 7c, 도 14b, 도 15c, 도 16b 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 6a, 도 7a, 도 10a, 도 13a 및 도 15a 중 하나를 Ⅱ-Ⅱ'선으로 자른 단면에 대응된다. 이하에서, 도면들을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 6a, 도 6b 및 도 6c를 참조하면, 제1 방향(D1) 및 제2 방향(D2)으로 연장되는 평판 형태를 가지며, 반도체 물질을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 제1 반도체 층들 및 제2 반도체 층들이 형성될 수 있다. 제1 반도체 층들은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 제2 반도체 층들은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 제1 반도체 층들은 실리콘(Si)을 포함할 수 있고, 제2 반도체 층들은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
기판(100) 상에 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 패터닝 공정 동안 제1 및 제2 반도체 층들이 패터닝되어 제1 반도체 패턴들(SP1) 및 제2 반도체 패턴들(SP2)이 각각 형성될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2)은 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 서로 교번적으로 적층될 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, 제1 셀 영역(PR) 및 제2 셀 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR) 상에 제1 및 제2 활성 패턴들(AP1, AP2)이 각각 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지, 소자 분리막(ST)이 리세스될 수 있다. 이를 통해, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 제3 방향(D3)으로 돌출될 수 있다.
소자 분리막(ST) 위로 돌출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 소자 분리막(ST)의 상면 상으로 연장될 수 있다. 버퍼층(BF)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴(PP)이 형성될 수 있다. 희생 패턴(PP)은 제2 방향(D2)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로 희생 패턴(PP)을 형성하는 것은 기판(100)의 전면 상에 희생막을 형성하는 것, 희생막 상에 하드 마스크 패턴(MP)을 형성하는 것, 및 하드 마스크 패턴(MP)을 식각 마스크로 희생막 및 버퍼층(BF)을 패터닝하는 것을 포함할 수 있다. 희생막은, 예를 들어, 폴리 실리콘을 포함할 수 있다. 하드 마스크 패턴(MP)은, 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면, 버퍼층(BF), 희생 패턴(PP) 및 하드 마스크 패턴(MP) 각각의 측벽, 및 하드 마스크 패턴(MP)의 상면을 덮는 제1 억제층(INH1)이 형성될 수 있다.
도 9를 참조하면, 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면 및 하드 마스크 패턴(MP)의 상면을 덮는 제1 억제층(INH1)의 일부가 에치백(etch back) 공정에 의해 제거될 수 있다. 이를 통해, 제1 억제층(INH1)은 버퍼층(BF), 희생 패턴(PP) 및 하드 마스크 패턴(MP) 각각의 측벽 상에만 잔류할 수 있다.
에치백 공정에 의해 외부로 노출되는 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면 및 하드 마스크 패턴(MP)의 상면을 덮는 제1 게이트 스페이서(GS1)가 형성될 수 있다. 제1 게이트 스페이서(GS1)는 제1 억제층(INH1)을 덮으며 제3 방향(D3)으로 연장될 수 있다.
도 10a 및 도 10b를 참조하면, 하드 마스크 패턴(MP)의 상면을 덮는 제1 게이트 스페이서(GS1)의 일부가 제거될 수 있다. 도시된 바와 달리, 제1 게이트 스페이서(GS1)의 일부를 제거하는 동안, 하드 마스크 패턴(MP)의 일부가 함께 제거될 수 있다. 이를 통해, 제1 게이트 스페이서(GS1)는 제1 억제층(INH1)의 측벽 상에만 잔류할 수 있다.
이후, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 일부가 리세스되어 제1 리세스 영역들(RC1)이 형성될 수 있다. 제1 리세스 영역들(RC1)은 희생 패턴(PP) 양 측에 형성될 수 있다. 제1 리세스 영역들(RC1)은 하드 마스크 패턴(MP) 및 제1 게이트 스페이서(GS1)를 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 식각하는 것을 통해 형성될 수 있다. 예를 들어, 제1 리세스 영역들(RC1) 각각의 일부는 제1 게이트 스페이서(GS1)와 제3 방향(D3)으로 중첩될 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 리세스 영역들(RC1) 각각의 일부는 제1 게이트 스페이서(GS1)와 제3 방향(D3)으로 중첩되지 않으며 서로 인접하는 희생 패턴들(PP) 사이에만 형성될 수 있다.
도시되지 않았으나, 제2 활성 패턴들(AP1, AP2) 각각의 상부를 식각하는 동안 제1 셀 영역(PR)과 제2 셀 영역(NR) 사이의 소자 분리막(ST)의 적어도 일부가 함께 리세스될 수 있다.
도 11을 참조하면, 제2 반도체 패턴들(SP2) 각각의 일부가 제1 방향(D1)으로 리세스되어 제2 리세스 영역들(RC2)이 형성될 수 있다. 제2 리세스 영역들(RC2)을 형성하는 동안, 제1 리세스 영역들(RC1)에 의해 노출된 제1 반도체 패턴들(SP1)은 리세스되지 않을 수 있다. 제2 리세스 영역들(RC2)은 제1 반도체 패턴들(SP1)에 대한 제2 반도체 패턴들(SP2)의 식각 선택비가 높은 식각 공정을 통해 형성될 수 있다.
이후, 제1 리세스 영역들(RC1)에 의해 노출된 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 제1 반도체 패턴들(SP1)의 측벽들, 제2 리세스 영역들(RC2)에 의해 노출된 제2 반도체 패턴들(SP2)의 측벽들을 덮는 제2 억제층(INH2)이 형성될 수 있다. 제2 억제층(INH2)은 제1 게이트 스페이서(GS1)의 측벽 및 상면, 하드 마스크 패턴(MP)의 상면을 덮으며 연장될 수 있다.
도 12를 참조하면, 제2 리세스 영역들(RC2) 각각을 채우는 제2 게이트 스페이서(GS2)가 형성될 수 있다. 제2 게이트 스페이서(GS2)를 형성하는 것은 제2 리세스 영역들(RC2) 및 제1 리세스 영역들(RC1)의 적어도 일부를 채우는 제2 게이트 스페이서막을 형성하는 것 및 제1 리세스 영역들(RC1) 내부에 형성된 제2 게이트 스페이서막의 일부를 제거하는 에치백 공정을 수행하는 것을 포함할 수 있다.
제2 게이트 스페이서막의 일부를 제거하는 에치백 공정을 수행하는 동안, 제2 리세스 영역들(RC2) 외부에 형성된 제2 억제층(INH2)이 제거될 수 있다. 구체적으로, 제1 반도체 패턴들(SP1)의 측벽들, 제1 게이트 스페이서(GS1)의 측벽 및 상면, 하드 마스크 패턴(MP)의 상면을 덮는 제2 억제층(INH2)이 제거될 수 있고, 제2 억제층(INH2)은 제2 리세스 영역들(RC2) 내부에만 잔류할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 활성 패턴(AP1) 상부의 제1 리세스 영역들(RC1)을 채우는 제1 소스/드레인 패턴들(SD1) 및 제2 활성 패턴(AP2) 상부의 제1 리세스 영역들(RC1)을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각은 희생 패턴(PP)의 양 측에 형성될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면과 실질적으로 공면을 이루는 것으로 도시되었으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각은 그의 상면이 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면보다 높은 레벨에 위치하도록 형성될 수도 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 제1 리세스 영역(RC1)의 내측벽을 씨드층(seed layer)로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 선택적 에피택시얼 성장 공정은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy, MBE) 공정을 포함할 수 있다.
일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성된 이후 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있고, 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴(MP, 도 13b 참조) 및 제1 게이트 스페이서(GS1)를 덮는 제1 층간 절연막(110)이 형성될 수 있다.
이후, 희생 패턴(PP)의 상면이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백 또는 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다. 평탄화 공정 동안, 하드 마스크 패턴(MP, 도 13b 참조)은 전부 제거될 수 있다. 평탄화 공정 이후, 제1 층간 절연막(110)의 상면은 희생 패턴(PP)의 상면 및 제1 게이트 스페이서(GS1)의 상면과 실질적으로 공면을 이룰 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 희생 패턴(PP, 도 14a 및 도 14b 참조)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨으로써, 제1 및 제2 활성 패턴들(AP1, AP2)을 노출시키는 제1 빈 공간(ET1)이 형성될 수 있다.
이후, 제2 반도체 패턴들(SP2)이 선택적으로 제거될 수 있다. 제1 빈 공간(ET1)에 의해 제2 반도체 패턴들(SP2)이 노출될 수 있다. 제1 반도체 패턴들(SP1)에 대한 제2 반도체 패턴들(SP2)의 식각 선택비가 높은 식각 공정에 의해 제2 반도체 패턴들(SP2)이 선택적으로 제거될 수 있고, 제1 반도체 패턴들(SP1)은 제거되지 않고 잔류할 수 있다. 제2 반도체 패턴들(SP2)이 제거됨으로써, 제2 빈 공간들(ET2)이 형성될 수 있다. 제2 빈 공간들(ET2) 각각은 제3 방향(D3)으로 인접하는 제1 반도체 패턴들(SP1) 사이의 공간으로 정의될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 빈 공간(ET1) 및 제2 빈 공간들(ET2)에 의해 노출되는 제1 반도체 패턴들(SP1) 각각의 일부가 트리밍(trimming) 공정을 통해 제거될 수 있다. 제거된 제1 반도체 패턴들(SP1) 각각의 일부는 제1 및 제2 게이트 스페이서들(GS1, GS2), 제1 및 제2 억제층들(INH1, INH2)과 제3 방향(D3)으로 중첩되지 않는 부분일 수 있다.
트리밍 공정이 수행된 제1 반도체 패턴들(SP1) 각각의 제3 방향(D3)으로의 두께(SP1b)는 트리밍 공정 이전의 제1 반도체 패턴들(SP1) 각각의 제3 방향(D3)으로의 두께(SP1a, 도 15b 및 도 15c 참조)보다 작을 수 있다.
도 17a 및 도 17b를 참조하면, 제1 빈 공간(ET1) 및 제2 빈 공간들(ET2) 내에 게이트 절연막(GI)이 형성될 수 있다. 구체적으로, 제1 빈 공간(ET1) 및 제2 빈 공간들(ET2) 내에 게이트 산화막(IL)이 형성될 수 있고, 게이트 산화막(IL)을 덮는 고유전막(HK)이 형성될 수 있다.
게이트 산화막(IL)은, 도 17a에 따른 단면적 관점에서, 제1 빈 공간(ET1) 및 제2 빈 공간들(ET2)에 의해 노출된 제1 반도체 패턴들(SP1)의 상하면을 덮도록 형성될 수 있다. 게이트 산화막(IL)은, 도 17b에 따른 단면적 관점에서, 제1 빈 공간(ET1) 및 제2 빈 공간들(ET2)에 의해 노출된 제1 반도체 패턴들(SP1)을 둘러싸도록 형성될 수 있다.
게이트 산화막(IL)을 덮는 고유전막(HK)은 선택적 원자 층 증착(selective Atomic Layer Deposition, selective-ALD) 공정을 통해 균일한 두께로 형성될 수 있다. 선택적 원자 층 증착 공정에 의해, 고유전막(HK)은 제1 및 제2 억제층들(INH1, INH2)의 측벽들(INH1s, INH2s) 상에 형성되지 않을 수 있다.
고유전막(HK)은 도 16a 및 도 16b를 참조하여 설명한 트리밍 공정에 의해, 제1 및 제2 게이트 스페이서들(GS1, GS2), 제1 및 제2 억제층들(INH1, INH2)과 제1 방향(D1)으로 중첩되지 않고, 제1 반도체 패턴들(SP1)의 일부와 제1 방향(D1)으로 중첩되도록 형성될 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속층이 형성될 수 있고, 제1 금속층은 제1 배선들(M1), 제1 비아(V1) 및 제2 비아(V2)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서;
    상기 게이트 전극과 상기 제1 게이트 스페이서 사이에 제공되는 제1 억제층; 및
    상기 게이트 전극과 상기 활성 패턴 사이에 제공되는 게이트 절연막을 포함하되,
    상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 활성 패턴 사이에 제공되는 게이트 산화막을 포함하고,
    상기 고유전막은 상기 게이트 산화막과 상기 게이트 전극 사이에 국소적으로 제공되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 패턴은 복수 개의 적층된 채널층들을 포함하고,
    상기 게이트 전극은 상기 채널층들을 둘러싸고,
    상기 채널층들 각각은 상기 제1 게이트 스페이서와 수직적으로 중첩되는 제1 부분들 및 상기 제1 부분들 사이에서 상기 제1 방향으로 연장되며 상기 게이트 전극과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 제1 부분들 각각의 두께는 상기 제2 부분의 두께보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    상기 게이트 산화막 및 상기 고유전막은 상기 제1 부분들의 내측벽들 및 상기 제2 부분의 상면으로 둘러싸인 공간 내에 제공되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 고유전막은 상기 게이트 산화막의 상면을 덮고 상기 제1 부분들의 내측벽들과 접촉하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 게이트 산화막은 상기 제1 부분들의 내측벽들 및 상기 제2 부분의 상면을 컨포멀하게 덮고,
    상기 고유전막은 상기 게이트 산화막을 사이에 두고 상기 채널층들과 이격되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 고유전막의 상면은 상기 게이트 산화막의 최상면보다 낮은 레벨에 위치하는 제1 면 및 상기 제1 면보다 높은 레벨에 위치하며 상기 게이트 산화막의 최상면과 공면을 이루는 제2 면을 갖고,
    상기 게이트 전극은 상기 채널층들 각각의 상기 제2 부분을 향해 돌출되는 반도체 소자.
  7. 제 3 항에 있어서,
    상기 제1 부분들의 내측벽들 각각은 상기 제2 부분의 상면과 예각을 이루는 반도체 소자.
  8. 제 3 항에 있어서,
    상기 제1 부분들의 내측벽들 각각은 기울기가 연속적으로 변하는 곡선 프로파일을 가지며, 상기 제2 부분의 상면과 이어지는 반도체 소자.
  9. 제 2 항에 있어서,
    상기 게이트 전극의 양 측에 제공되는 한 쌍의 소스/드레인 패턴들;
    상기 제1 게이트 스페이서 및 상기 채널층들의 상기 제1 부분들 각각과 수직적으로 중첩되며, 상기 소스/드레인 패턴들 중 하나와 접촉하는 제2 게이트 스페이서; 및
    상기 게이트 전극과 상기 제2 게이트 스페이서 사이에 제공되는 제2 억제층을 더 포함하되,
    상기 제2 억제층은 상기 게이트 전극과 직접 접촉하는 반도체 소자.
  10. 제 9 항에 있어서,
    제2 억제층은 상기 제2 게이트 스페이서를 둘러싸며, 상기 소스/드레인 패턴들 중 하나와 접촉하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 고유전막의 상면은 상기 제1 게이트 스페이서의 하면보다 낮거나 같은 레벨에 제공되는 반도체 소자.
  12. 기판;
    상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서;
    상기 게이트 전극과 상기 제1 게이트 스페이서 사이에 제공되는 제1 억제층; 및
    상기 게이트 전극과 상기 활성 패턴 사이에 제공되는 게이트 절연막을 포함하되,
    상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 활성 패턴 사이에 제공되는 게이트 산화막을 포함하고,
    상기 고유전막은 상기 게이트 산화막의 상면 및 상기 제1 억제층의 측벽을 따라 연장되고,
    상기 게이트 산화막의 상면 상에 제공되는 상기 고유전막의 두께는 상기 제1 억제층의 측벽 상에 제공되는 상기 고유전막의 두께보다 큰 반도체 소자.
  13. 제 12 항에 있어서,
    상기 활성 패턴은 복수 개의 적층된 채널층들을 포함하고,
    상기 게이트 전극은 상기 채널층들을 둘러싸고,
    상기 채널층들 각각은 상기 제1 게이트 스페이서와 수직적으로 중첩되는 제1 부분들 및 상기 제1 부분들 사이에서 상기 제1 방향으로 연장되며 상기 게이트 전극과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 제1 부분들 각각의 두께는 상기 제2 부분의 두께보다 큰 반도체 소자.
  14. 제 13 항에 있어서,
    상기 게이트 전극의 양 측에 제공되는 한 쌍의 소스/드레인 패턴들;
    상기 제1 게이트 스페이서 및 상기 채널층들의 상기 제1 부분들 각각과 수직적으로 중첩되며, 상기 소스/드레인 패턴들 중 하나와 접촉하는 제2 게이트 스페이서; 및
    상기 게이트 전극과 상기 제2 게이트 스페이서 사이에 제공되는 제2 억제층을 더 포함하되,
    상기 제2 억제층의 측벽 상에 제공되는 상기 고유전막의 두께는 상기 게이트 산화막의 상면 상에 제공되는 상기 고유전막의 두께보다 작은 반도체 소자.
  15. 제 14 항에 있어서,
    상기 고유전막은 상기 제1 억제층 또는 상기 제2 억제층을 사이에 두고 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서와 이격되는 반도체 소자.
  16. 제 14 항에 있어서,
    제2 억제층은 상기 제2 게이트 스페이서를 둘러싸며, 상기 소스/드레인 패턴들 중 하나와 접촉하는 반도체 소자.
  17. 제 13 항에 있어서,
    상기 고유전막은 상기 게이트 산화막의 상면을 덮고 상기 제1 부분들의 내측벽들과 접촉하는 반도체 소자.
  18. 기판;
    상기 기판 상부에서 제1 방향으로 연장되는 활성 패턴으로서, 복수 개의 적층된 채널층들을 포함하는 것;
    상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널층들을 둘러싸는 게이트 전극;
    상기 게이트 전극의 측벽을 덮는 게이트 스페이서;
    상기 게이트 전극과 상기 게이트 스페이서 사이에 제공되는 억제층;
    상기 게이트 전극의 양 측에 제공되는 한 쌍의 소스/드레인 패턴들;
    상기 게이트 전극과 상기 채널층들 각각의 사이에 제공되는 게이트 절연막;
    상기 게이트 전극 및 상기 게이트 스페이서를 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 패턴들과 각각 연결되는 활성 콘택들; 및
    상기 층간 절연막의 적어도 일부를 관통하여 상기 게이트 전극과 연결되는 게이트 콘택을 포함하되,
    상기 게이트 절연막은 고유전막 및 상기 고유전막과 상기 채널층들 각각의 사이에 제공되는 게이트 산화막을 포함하고,
    상기 고유전막은 상기 게이트 산화막과 상기 게이트 전극 사이에 국소적으로 제공되는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 채널층들 각각은 상기 게이트 전극을 가로지르며 상기 제1 방향으로 연장되는 기둥 형태를 가지며,
    상기 채널층들 각각은 원, 타원 또는 직사각형 형태의 단면을 갖는 반도체 소자.
  20. 제 18 항에 있어서,
    상기 채널층들 각각은 상기 게이트 스페이서와 수직적으로 중첩되는 제1 부분들 및 상기 제1 부분들 사이에서 상기 제1 방향으로 연장되며 상기 게이트 전극과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 제1 부분들 각각의 두께는 상기 제2 부분의 두께보다 큰 반도체 소자.
KR1020200128176A 2020-10-05 2020-10-05 반도체 소자 및 그의 제조 방법 KR20220045591A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200128176A KR20220045591A (ko) 2020-10-05 2020-10-05 반도체 소자 및 그의 제조 방법
US17/245,601 US11804530B2 (en) 2020-10-05 2021-04-30 Semiconductor device and method of fabricating the same
TW110116935A TW202215637A (zh) 2020-10-05 2021-05-11 半導體裝置
CN202110651929.0A CN114388502A (zh) 2020-10-05 2021-06-11 半导体装置
EP21195839.2A EP3979329A3 (en) 2020-10-05 2021-09-09 Semiconductor device and method of fabricating the same
US18/478,373 US20240030304A1 (en) 2020-10-05 2023-09-29 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200128176A KR20220045591A (ko) 2020-10-05 2020-10-05 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220045591A true KR20220045591A (ko) 2022-04-13

Family

ID=77710566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200128176A KR20220045591A (ko) 2020-10-05 2020-10-05 반도체 소자 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US11804530B2 (ko)
EP (1) EP3979329A3 (ko)
KR (1) KR20220045591A (ko)
CN (1) CN114388502A (ko)
TW (1) TW202215637A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230100505A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Selective growth of high-k oxide on channel of gate-all-around transistors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171843B2 (en) 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US8900951B1 (en) 2013-09-24 2014-12-02 International Business Machines Corporation Gate-all-around nanowire MOSFET and method of formation
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9287358B2 (en) 2014-03-21 2016-03-15 International Business Machines Corporation Stressed nanowire stack for field effect transistor
CN106328520A (zh) 2015-07-02 2017-01-11 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管及其形成方法
US9647139B2 (en) 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US10177226B2 (en) * 2016-11-03 2019-01-08 International Business Machines Corporation Preventing threshold voltage variability in stacked nanosheets
US9991352B1 (en) 2017-07-17 2018-06-05 Globalfoundries Inc. Methods of forming a nano-sheet transistor device with a thicker gate stack and the resulting device
US9984936B1 (en) 2017-07-17 2018-05-29 Globalfoundries Inc. Methods of forming an isolated nano-sheet transistor device and the resulting device
US10546942B2 (en) 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
DE102018116726A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive High-k-Bildung in einem Gate-Last-Prozess
WO2019246574A1 (en) 2018-06-22 2019-12-26 Tokyo Electron Limited Method for forming a nanowire device
JP2020102484A (ja) 2018-12-20 2020-07-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法、並びに電子機器
US11201060B2 (en) * 2019-04-17 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
US11088034B2 (en) * 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices

Also Published As

Publication number Publication date
TW202215637A (zh) 2022-04-16
US20220109057A1 (en) 2022-04-07
US20240030304A1 (en) 2024-01-25
EP3979329A3 (en) 2022-05-04
EP3979329A2 (en) 2022-04-06
US11804530B2 (en) 2023-10-31
CN114388502A (zh) 2022-04-22

Similar Documents

Publication Publication Date Title
KR102432894B1 (ko) 반도체 소자
US11705454B2 (en) Active regions via contacts having various shaped segments off-set from gate via contact
KR102593561B1 (ko) 반도체 소자
KR102456669B1 (ko) 반도체 소자
US11569350B2 (en) Semiconductor device
KR20210090768A (ko) 반도체 소자 및 이의 제조 방법
US11469228B2 (en) Semiconductor device
US11929366B2 (en) Semiconductor device
US20220085183A1 (en) Semiconductor device and method of fabricating the same
KR20210042222A (ko) 반도체 소자
CN115911044A (zh) 半导体器件
US20240030304A1 (en) Semiconductor device and method of fabricating the same
KR20210046915A (ko) 반도체 소자
KR20230041108A (ko) 반도체 소자
KR20220072941A (ko) 반도체 소자
KR20210151277A (ko) 반도체 소자 및 그의 제조 방법
KR20200140976A (ko) 반도체 소자
KR102678758B1 (ko) 반도체 소자
KR102554708B1 (ko) 반도체 소자
KR102615708B1 (ko) 반도체 소자
KR20220161623A (ko) 반도체 소자
KR20210055139A (ko) 반도체 소자
KR20230064637A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination