KR102432894B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴; 상기 제1 소스/드레인 패턴 상의 제1 실리사이드층, 상기 제1 실리사이드층은 상기 제1 소스/드레인 패턴의 제1 면 상의 제1 부분 및 제2 부분을 포함하고; 및 상기 제1 실리사이드층의 상기 제2 부분과 접촉하는 제1 콘택을 포함한다. 상기 제1 부분의 두께는 상기 제2 부분의 두께와 다르다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 동작 속도가 향상된 반도체 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴; 상기 제1 소스/드레인 패턴 상의 제1 실리사이드층, 상기 제1 실리사이드층은 상기 제1 소스/드레인 패턴의 제1 면 상의 제1 부분 및 제2 부분을 포함하고; 및 상기 제1 실리사이드층의 상기 제2 부분과 접촉하는 제1 콘택을 포함할 수 있다. 상기 제1 부분의 두께는 상기 제2 부분의 두께와 다를 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고; 상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴; 상기 제1 소스/드레인 패턴 상의 제1 실리사이드층; 상기 제1 실리사이드층을 통하여 상기 제1 소스/드레인 패턴과 전기적으로 연결되는 제1 콘택; 및 상기 제1 실리사이드층의 제1 부분을 덮는 식각 정지막을 포함할 수 있다. 상기 제1 콘택은 상기 제1 실리사이드층의 제2 부분을 덮고, 상기 제1 부분의 두께는 상기 제2 부분의 두께와 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, PMOSFET 영역 및 NMOSFET 영역을 갖는 기판; 상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴들 상에 각각 제공된 제1 실리사이드층 및 제2 실리사이드층; 및 상기 제1 및 제2 실리사이드층들과 각각 접촉하는 제1 및 제2 콘택들을 포함할 수 있다. 상기 제1 콘택과 상기 제1 소스/드레인 패턴 사이에 개재된 상기 제1 실리사이드층의 제1 부분의 두께는, 상기 제2 콘택과 상기 제2 소스/드레인 패턴 사이에 개재된 상기 제2 실리사이드층의 제1 부분의 두께와 다를 수 있다.
본 발명에 따른 반도체 소자는, 콘택과 소스/드레인 패턴간의 접촉 면적을 증가시키고 저항을 감소시킬 수 있는 실리사이드층을 포함할 수 있다. 이로써, 반도체 소자의 전기적 특성(예를 들어, 동작 속도)이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3은 도 2b의 M 영역을 확대한 단면도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 예들을 설명하기 위한 것으로, 도 2b의 M 영역을 확대한 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 C-C'선에 따른 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다.
도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다.
도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 11, 도 13, 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 소자의 예들을 설명하기 위한 것으로, 도 7의 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3은 도 2b의 M 영역을 확대한 단면도이다.
도 1, 도 2a 내지 도 2c, 및 도 3을 참조하면, 제1 영역(RG1)을 갖는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 영역(RG1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 영역(RG1)은 상기 로직 트랜지스터들 중 하나를 포함할 수 있다.
반면, 제1 영역(RG1)은 데이터를 저장하기 위한 메모리 셀 영역의 일부일 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 제1 영역(RG1)은 상기 메모리 셀 트랜지스터들 중 하나를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
제1 영역(RG1) 상에 제2 방향(D2)으로 연장되는 활성 패턴(AP)이 제공될 수 있다. 활성 패턴(AP)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분일 수 있다. 기판(100)의 상부에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 활성 패턴(AP)을 정의할 수 있다. 소자 분리막(ST)은 활성 패턴(AP) 의 하부 측벽들을 직접 덮을 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
활성 패턴(AP)의 상부는 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 활성 패턴(AP)의 상부는 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 활성 패턴(AP)의 상부는 소자 분리막(ST) 사이로 돌출된 핀(fin) 형태를 가질 수 있다.
활성 패턴(AP)의 상부에 채널 영역(CH) 및 소스/드레인 패턴(SD)이 제공될 수 있다. 활성 패턴(AP)의 상부에 리세스들(RS)이 형성되어 있을 수 있다. 리세스들(RS)은 채널 영역(CH)에 비해 낮게 리세스될 수 있다. 소스/드레인 패턴들(SD)은 리세스들(RS)을 채울 수 있다. 각각의 소스/드레인 패턴들(SD)은 리세스(RS)의 내측벽을 덮을 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 p형의 불순물 영역들일 수 있다. 다른 예로, 소스/드레인 패턴들(SD)은 n형의 불순물 영역들일 수 있다. 채널 영역(CH)은 한 쌍의 소스/드레인 패턴(SD) 사이에 개재될 수 있다.
소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 패턴들(SD)의 상면들은, 채널 영역(CH)의 상면과 동일하거나 더 높은 레벨에 위치할 수 있다. 소스/드레인 패턴(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 소스/드레인 패턴(SD)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 소스/드레인 패턴(SD)은 채널 영역(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 다른 예로, 소스/드레인 패턴(SD)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다.
활성 패턴(AP)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 채널 영역(CH)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE)과 활성 패턴(AP) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 게이트 유전 패턴(GI)은 채널 영역(CH)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 층간 절연막(110)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 게이트 스페이서들(GS)과 제1 층간 절연막(110) 사이에 식각 정지막(ESL)이 개재될 수 있다. 식각 정지막(ESL)은 소스/드레인 패턴들(SD) 상의 실리사이드층들(MSL)을 덮을 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다. 식각 정지막(ESL)은 실리콘 질화막을 포함할 수 있다.
게이트 전극(GE)의 양 측에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 소스/드레인 패턴들(SD)과 전기적으로 연결되는 콘택들(AC)이 제공될 수 있다. 일 예로, 적어도 하나의 콘택(AC)은 하나의 소스/드레인 패턴(SD)과 연결될 수 있다.
각각의 콘택들(AC)은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 배리어막(160)을 포함할 수 있다. 배리어막(160)은 도전 기둥(165)의 측벽들 및 바닥면을 덮을 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 배리어막(160)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
각각의 소스/드레인 패턴들(SD)과 이와 대응하는 콘택(AC) 사이에 실리사이드층(MSL)이 개재될 수 있다. 콘택(AC)은 실리사이드층(MSL)을 통해 소스/드레인 패턴(SD)과 전기적으로 연결될 수 있다. 실리사이드층(MSL)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
도 2b 및 도 3을 다시 참조하여, 소스/드레인 패턴(SD), 및 소스/드레인 패턴(SD) 상의 실리사이드층(MSL)에 대해 구체적으로 설명한다. 소스/드레인 패턴(SD)의 측벽은 제1 면(FA1) 및 제2 면(FA2)을 포함할 수 있다. 제1 면(FA1)은 기판(100)과 멀어지는 방향(즉, 제3 방향(D3))으로 갈수록 소스/드레인 패턴(SD)의 중심과 가까워질 수 있다. 제2 면(FA2)은 기판(100)과 멀어지는 방향(즉, 제3 방향(D3))으로 갈수록 소스/드레인 패턴(SD)의 중심으로부터 멀어질 수 있다.
제1 면(FA1) 및 제2 면(FA2)에 의해 소스/드레인 패턴(SD)의 모서리(SE)가 정의될 수 있다. 모서리(SE)는 소스/드레인 패턴(SD)의 중심으로부터 멀어지는 방향으로 수평적으로 돌출될 수 있다. 예를 들어, 모서리(SE)는 제1 방향(D1)으로 돌출될 수 있다.
실리사이드층(MSL)은 소스/드레인 패턴(SD)의 표면을 덮을 수 있다. 실리사이드층(MSL)은, 소스/드레인 패턴(SD)의 제1 면(FA1)을 덮는 상부(UP) 및 소스/드레인 패턴(SD)의 제2 면(FA2)을 덮는 하부(UP)를 포함할 수 있다. 본 발명의 다른 실시예로, 도시되진 않았지만, 실리사이드층(MSL)의 하부(UP)는 생략될 수 있다.
실리사이드층(MSL)의 상부(UP)는 제1 부분(PA1) 및 제2 부분(PA2)을 포함할 수 있다. 제1 부분(PA1)은, 식각 정지막(ESL)에 의해 덮인 상부(UP)의 일 영역일 수 있다. 제2 부분(PA2)은, 콘택(AC)에 의해 덮인 상부(UP)의 다른 영역일 수 있다. 제1 부분(PA1)은 콘택(AC)과 이격될 수 있다. 제1 부분(PA1)은 콘택(AC)과 수직적으로 중첩되지 않을 수 있다. 제2 부분(PA2)은 식각 정지막(ESL)과 이격될 수 있다. 제2 부분(PA2)은 콘택(AC)과 수직적으로 중첩될 수 있다.
제1 면(FA1)에 수직한 방향으로의 제1 부분(PA1)의 두께는 제1 두께(T1)일 수 있다. 제1 면(FA1)에 수직한 방향으로의 제2 부분(PA2)의 두께는 제2 두께(T2)일 수 있다. 제1 두께(T1)와 제2 두께(T2)는 서로 다를 수 있다. 일 예로, 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다. 제1 부분(PA1)과 제2 부분(PA2)의 두께가 다르기 때문에, 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서 제1 면(FA1)은 계단식 프로파일(STP)을 가질 수 있다.
실리사이드층(MSL)의 하부(UP)는, 제2 면(FA2)에 수직한 방향으로 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)와 동일하거나 다를 수 있다.
본 발명의 실시예에 따른 반도체 소자에 있어서, 실리사이드층(MSL)은 콘택(AC)과 소스/드레인 패턴(SD) 사이에 개재된 부분(예를 들어, 상부(UP)의 제2 부분(PA2))뿐만 아니라, 콘택(AC)이 접촉하지 않는 부분(예를 들어, 상부(UP)의 제1 부분(PA1) 및 하부(LP))을 포함할 수 있다. 실리사이드층(MSL)은 콘택(AC)과 소스/드레인 패턴(SD)간의 접촉 면적을 증가시킬 수 있고, 콘택(AC)과 소스/드레인 패턴(SD)간의 저항을 감소시킬 수 있다. 이로써, 반도체 소자의 전기적 특성(예를 들어, 동작 속도)이 향상될 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 예들을 설명하기 위한 것으로, 도 2b의 M 영역을 확대한 단면도들이다. 본 예들에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a 내지 도 2c 및 도 4를 참조하면, 제1 면(FA1)에 수직한 방향으로의 제1 부분(PA1)의 두께는 제1 두께(T1)일 수 있다. 제1 면(FA1)에 수직한 방향으로의 제2 부분(PA2)의 두께는 제2 두께(T2)일 수 있다. 제1 두께(T1)와 제2 두께(T2)는 서로 다를 수 있다. 일 예로, 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 제1 부분(PA1)과 제2 부분(PA2)의 두께가 다르기 때문에, 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서 제1 면(FA1)은 계단식 프로파일(STP)을 가질 수 있다.
도 1, 도 2a 내지 도 2c 및 도 5를 참조하면, 실리사이드층(MSL)은 제1 실리사이드 패턴(MS1) 및 제2 실리사이드 패턴(MS2)을 포함할 수 있다. 제2 실리사이드 패턴(MS2)은 실리사이드층(MSL)의 상부(UP)의 제2 부분(PA2)에 제공될 수 있다. 제2 실리사이드 패턴(MS2)은 제1 실리사이드 패턴(MS1) 상에 제공될 수 있다. 제2 실리사이드 패턴(MS2)은 콘택(AC)과 직접 접촉할 수 있다. 제1 실리사이드 패턴(MS1)은 소스/드레인 패턴(SD)과 콘택(AC) 사이에 개재될 수 있다.
제2 실리사이드 패턴(MS2)은 제1 실리사이드 패턴(MS1)과 동일하거나 다른 금속 원소를 포함할 수 있다. 일 예로, 제1 실리사이드 패턴(MS1) 및 제2 실리사이드 패턴(MS2)은, 각각 독립적으로, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다. 실리사이드층(MSL)의 제2 부분(PA2)은 제2 실리사이드 패턴(MS2)을 포함하므로, 제2 부분(PA2) 내의 금속 원소는 제1 부분(PA1) 내의 금속 원소와 다를 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2b, 도 6a 및 도 6b를 를 참조하면, 활성 패턴(AP)의 채널 영역(CH)은 수직적으로 적층된 복수의 반도체 패턴들(SP)을 포함할 수 있다. 반도체 패턴들(SP)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 반도체 패턴들(SP)은 서로 수직적으로 중첩될 수 있다. 소스/드레인 패턴(SD)은 반도체 패턴들(SP)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 반도체 패턴들(SP)은, 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 서로 연결할 수 있다. 반도체 패턴들(SP)의 개수는 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 반도체 패턴들(SP)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다.
반도체 패턴들(SP)은 서로 실질적으로 동일한 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄 및 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
활성 패턴(AP) 상의 게이트 전극(GE)은, 각각의 반도체 패턴들(SP)을 둘러쌀 수 있다 (도 6b 참조). 다시 말하면, 활성 패턴(AP) 상의 게이트 전극(GE)은, 반도체 패턴들(SP) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다. 게이트 전극(GE)과 반도체 패턴들(SP) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다.
소스/드레인 패턴(SD)과 게이트 전극(GE) 사이에 절연 패턴들(IP)이 개재될 수 있다. 절연 패턴들(IP)은 수직적으로 이격된 반도체 패턴들(SP) 사이에 개재될 수 있다. 절연 패턴들(IP)은, 게이트 전극(GE)을 소스/드레인 패턴들(SD)로부터 전기적으로 절연시킬 수 있다. 일 예로, 절연 패턴들(IP)은 실리콘 질화막을 포함할 수 있다.
본 실시예에 따른 소스/드레인 패턴들(SD)의 구체적인 형태 및 설명은 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 및 도 8a 내지 도 8c를 참조하면, 기판(100)의 상부에 소자 분리막들(ST)이 제공될 수 있다. 소자 분리막들(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은, 활성 패턴들(AP1, AP2) 사이의 소자 분리막들(ST) 보다 더 깊을 수 있다. 일 예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1) 및 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이에 제1 트렌치(TR1)가 정의될 수 있고, 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막들(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 3개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 3개씩 도시되었으나, 이에 한정되는 것은 아니다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널 영역들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 영역들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 서로 다른 반도체 원소를 포함할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 서로 다른 단면적 형태를 가질 수 있다 (도 8b 참조).
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택(AC)이 제공될 수 있다.
도 8b를 다시 참조하면, 제1 방향(D1)으로 서로 인접하는 3개의 제1 소스/드레인 패턴들(SD1)이 병합되어, 하나의 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 제1 방향(D1)으로 서로 인접하는 3개의 제2 소스/드레인 패턴들(SD2)이 병합되어, 하나의 제2 소스/드레인 패턴(SD2)을 구성할 수 있다.
제1 소스/드레인 패턴(SD1)의 표면을 덮는 제1 실리사이드층(MSL1)이 제공될 수 있다. 제2 소스/드레인 패턴(SD2)의 표면을 덮는 제2 실리사이드층(MSL2)이 제공될 수 있다. 제1 및 제2 실리사이드층들(MSL1, MSL2) 각각은, 식각 정지막(ESL)에 의해 덮인 제1 부분(PA1) 및 콘택(AC)에 의해 덮인 제2 부분(PA2)을 포함할 수 있다. 제1 소스/드레인 패턴(SD1)의 제1 면(FA1) 상의 제1 부분(PA1)의 두께는, 제1 면(FA1) 상의 제2 부분(PA2)의 두께와 다를 수 있다. 제2 소스/드레인 패턴(SD2)의 제1 면(FA1) 상의 제1 부분(PA1)의 두께는, 제1 면(FA1) 상의 제2 부분(PA2)의 두께와 다를 수 있다.
제1 실리사이드층(MSL1)의 두께는 제2 실리사이드층(MSL2)의 두께와 동일하거나 다를 수 있다. 예를 들어, 제1 실리사이드층(MSL1)의 제2 부분(PA2)의 두께는 제3 두께(T3)일 수 있고, 제2 실리사이드층(MSL2)의 제2 부분(PA2)의 두께는 제4 두께(T4)일 수 있다. 제3 두께(T3)는 제4 두께(T4)와 동일하거나 다를 수 있다.
제2 실리사이드층(MSL2)은 제1 실리사이드층(MSL1)과 동일하거나 다른 금속 원소를 포함할 수 있다. 일 예로, 제1 실리사이드층(MSL1) 및 제2 실리사이드층(MSL2)은, 각각 독립적으로, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 있어서, 제1 및 제2 실리사이드층들(MSL1, MSL2) 각각은, 제2 부분(PA2)으로부터 연장되어 소스/드레인 패턴(SD1, SD2)의 표면을 덮는 제1 부분(PA1)을 더 포함할 수 있다. 따라서, 제1 및 제2 실리사이드층들(MSL1, MSL2) 각각은, 콘택(AC)과 소스/드레인 패턴(SD1, SD2)간의 접촉 면적을 증가시킬 수 있고, 콘택(AC)과 소스/드레인 패턴(SD1, SD2)간의 저항을 감소시킬 수 있다. 이로써, 반도체 소자의 전기적 특성(예를 들어, 동작 속도)이 향상될 수 있다.
도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다. 도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다. 도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 11, 도 13, 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 구체적으로 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 제1 활성 패턴들(AP1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 제2 활성 패턴들(AP2) 사이에 제2 트렌치들(TR2)이 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR)을 구성할 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR)을 구성할 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(145)을 형성하는 것, 및 하드 마스크 패턴들(145)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, PMOSFET 영역(PR) 상의 희생 패턴들(PP) 각각의 양측에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 리세스들(RS)을 형성할 수 있다. 제1 활성 패턴들(AP1)의 리세스들(RS)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)을 형성할 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 상기 선택적 에피택시얼 성장 공정 동안 제1 방향(D1)으로 서로 인접하는 3개의 제1 소스/드레인 패턴들(SD1)이 병합되어, 하나의 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 기판(100)의 제1 반도체 원소보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있다. 일 예로, 상기 제1 반도체 원소는 실리콘일 수 있고, 상기 제2 반도체 원소는 게르마늄일 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
NMOSFET 영역(NR) 상의 희생 패턴들(PP) 각각의 양측에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 리세스들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 리세스들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)을 형성할 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다. 상기 선택적 에피택시얼 성장 공정 동안 제1 방향(D1)으로 서로 인접하는 3개의 제2 소스/드레인 패턴들(SD2)이 병합되어, 하나의 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 실리콘을 포함할 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 덮는 절연막(ILD)이 형성될 수 있다. 일 예로, 절연막(ILD)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 절연막(ILD)이 평탄화될 수 있다. 절연막(ILD)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(145)은 모두 제거될 수 있다. 결과적으로, 절연막(ILD)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다.
희생 패턴들(PP)을 게이트 전극들(GE)로 교체하는 것은, 노출된 희생 패턴들(PP)을 선택적으로 제거하는 것, 및 희생 패턴들(PP)이 제거된 빈 공간들 각각 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)을 형성하는 것을 포함할 수 있다.
게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정을 이용하여 콘포말하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)을 형성하는 것은, 희생 패턴(PP)이 제거된 빈 공간을 채우는 게이트 전극막을 형성하는 것, 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 17 및 도 18a 내지 도 18c를 참조하면, 절연막(ILD)이 선택적으로 제거되어 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 노출될 수 있다. 노출된 제1 소스/드레인 패턴(SD1) 상에 실리사이드화 공정을 수행하여, 제1 실리사이드층(MSL1)이 형성될 수 있다. 예를 들어, 제1 소스/드레인 패턴(SD1)의 제1 면(FA1) 상의 제1 실리사이드층(MSL1)은 균일한 두께를 가질 수 있다. 노출된 제2 소스/드레인 패턴(SD2) 상에 실리사이드화 공정을 수행하여, 제2 실리사이드층(MSL2)이 형성될 수 있다. 예를 들어, 제2 소스/드레인 패턴(SD2)의 제1 면(FA1) 상의 제2 실리사이드층(MSL2)은 균일한 두께를 가질 수 있다.
일 예로, 제1 실리사이드층(MSL1)과 제2 실리사이드층(MSL2)은 하나의 실리사이드화 공정을 통해 동시에 형성될 수 있다. 다른 예로, 제1 실리사이드층(MSL1)과 제2 실리사이드층(MSL2)은 서로 다른 실리사이드화 공정을 통하여 순차적으로 형성될 수 있다.
제1 소스/드레인 패턴(SD1)의 제1 면(FA1) 상의 제1 실리사이드층(MSL1)의 두께는, 제2 소스/드레인 패턴(SD2)의 제1 면(FA1) 상의 제2 실리사이드층(MSL2)의 두께와 동일하거나 다를 수 있다. 제1 실리사이드층(MSL1)과 제2 실리사이드층(MSL2)은 서로 동일하거나 다른 금속 원소를 이용하여 형성될 수 있다. 일 예로, 제1 실리사이드층(MSL1) 및 제2 실리사이드층(MSL2)은, 각각 독립적으로, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
기판(100)의 전면 상에 식각 정지막(ESL)이 콘포멀하게 형성될 수 있다. 식각 정지막(ESL)은 제1 및 제2 실리사이드층들(MSL1, MSL2)을 직접 덮을 수 있다. 식각 정지막(ESL)은 실리콘 질화막을 포함할 수 있다.
도 19 및 도 20a 내지 도 20c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 및 제1 및 제2 실리사이드층들(MSL1, MSL2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 이용하여 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택 홀들(ACH)이 형성될 수 있다. 콘택 홀들(ACH)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120)을 선택적으로 식각하는 식각 공정을 이용할 수 있다. 상기 식각 공정 동안, 식각 정지막(ESL)은 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 및 제1 및 제2 실리사이드층들(MSL1, MSL2)을 보호할 수 있다. 상기 식각 공정 동안 또는 상기 식각 공정 이후, 제1 및 제2 실리사이드층들(MSL1, MSL2)을 덮고 있는 식각 정지막(ESL)이 제거될 수 있다.
제1 실리사이드층(MSL1)의 제1 부분(PA1)은 식각 정지막(ESL)에 의해 덮일 수 있고, 제1 실리사이드층(MSL1)의 제2 부분(PA2)은 식각 정지막(ESL)이 제거됨으로써 콘택 홀(ACH)에 의해 노출될 수 있다. 제1 실리사이드층(MSL1)의 제2 부분(PA2) 상에 표면 처리 공정이 수행되어, 제1 실리사이드층(MSL1)의 제2 부분(PA2)의 두께가 제1 부분(PA1)의 두께와 달라질 수 있다.
일 예로, 상기 표면 처리 공정은 열처리 공정을 포함할 수 있다. 상기 표면 처리 공정이 열처리 공정일 경우, 제1 실리사이드층(MSL1)의 제2 부분(PA2)의 두께는 제1 부분(PA1)의 두께보다 더 커질 수 있다 (도 3 참조). 다른 예로, 상기 표면 처리 공정은 식각 공정을 포함할 수 있다. 상기 표면 처리 공정이 식각 공정일 경우, 제1 실리사이드층(MSL1)의 제2 부분(PA2)의 두께는 제1 부분(PA1)의 두께보다 더 작아질 수 있다 (도 4 참조). 또 다른 예로, 상기 표면 처리 공정은 추가적인 실리사이드화 공정을 수행할 수 있다. 상기 추가적인 실리사이드화 공정은, 앞서 제1 실리사이드층(MSL1)의 형성에 사용된 금속 원소와 다른 금속 원소를 이용하여 수행될 수 있다. 이로써, 제1 실리사이드층(MSL1)의 제2 부분(PA2)은 이중층 구조를 가질 수 있다 (도 5 참조).
제2 실리사이드층(MSL2)의 제1 부분은 식각 정지막(ESL)에 의해 덮일 수 있고, 제2 실리사이드층(MSL2)의 제2 부분은 식각 정지막(ESL)이 제거됨으로써 콘택 홀(ACH)에 의해 노출될 수 있다. 제2 실리사이드층(MSL2)의 제2 부분 상에 표면 처리 공정이 수행되어, 제2 실리사이드층(MSL2)의 제2 부분의 두께가 제1 부분의 두께와 달라질 수 있다. 제2 실리사이드층(MSL2)에 수행되는 표면 처리 공정의 구체적인 예는, 앞서 제1 실리사이드층(MSL1)에 수행되는 표면 처리 공정에서 설명한 것과 실질적으로 동일할 수 있다.
일 실시예로, 제1 실리사이드층(MSL1)의 표면 처리와 제2 실리사이드층(MSL2)의 표면 처리는 동시에 수행될 수 있다. 다른 실시예로, 제1 실리사이드층(MSL1)의 표면 처리와 제2 실리사이드층(MSL2)의 표면 처리는 서로 다른 공정으로 순차적으로 수행될 수 있다. 예를 들어, 제1 실리사이드층(MSL1)의 표면 처리 공정은 열처리 공정일 수 있고, 제2 실리사이드층(MSL2)의 표면 처리 공정은 식각 공정일 수 있다.
도 7 및 도 8a 내지 도 8c를 다시 참조하면, 콘택 홀들(ACH) 내에 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 접촉하는 콘택들(AC)이 형성될 수 있다. 콘택들(AC)을 형성하는 것은, 각각의 콘택 홀들(ACH)을 부분적으로 채우는 배리어막(160)을 형성하는 것, 및 배리어막(160) 상에 각각의 콘택 홀들(ACH)을 완전히 채우는 도전 기둥(165)을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 있어서, 제1 및 제2 실리사이드층들(MSL1, MSL2) 각각의 제2 부분(PA2)에 표면 처리 공정이 수행됨으로써, 콘택들(AC)과 제1 및 제2 실리사이드층들(MSL1, MSL2)간의 저항이 감소될 수 있다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 소자의 예들을 설명하기 위한 것으로, 도 7의 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7, 도 8a, 도 8c 및 도 21을 참조하면, 각각의 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 콘택(AC)이 제공될 수 있다. 제1 소스/드레인 패턴(SD1) 아래의 3개의 제1 활성 패턴들(AP1) 중 적어도 하나는, 제1 소스/드레인 패턴(SD1)과 연결되는 콘택(AC)과 수직적으로 중첩되지 않을 수 있다. 예를 들어, 제1 활성 패턴들(AP1) 중 세 번째는, 제1 소스/드레인 패턴(SD1)과 연결되는 콘택(AC)과 수직적으로 중첩되지 않을 수 있다.
제2 소스/드레인 패턴(SD2) 아래의 3개의 제2 활성 패턴들(AP2) 중 적어도 하나는, 제2 소스/드레인 패턴(SD2)과 연결되는 콘택(AC)과 수직적으로 중첩되지 않을 수 있다. 예를 들어, 제2 활성 패턴들(AP2) 중 세 번째는, 제2 소스/드레인 패턴(SD2)과 연결되는 콘택(AC)과 수직적으로 중첩되지 않을 수 있다.
제1 실리사이드층(MSL1)의 제1 부분(PA1)은, 제1 활성 패턴들(AP1) 중 세 번째 상의 제1 소스/드레인 패턴(SD1)의 표면을 덮을 수 있다. 제2 실리사이드층(MSL2)의 제1 부분(PA1)은, 제2 활성 패턴들(AP2) 중 세 번째 상의 제2 소스/드레인 패턴(SD2)의 표면을 덮을 수 있다.
앞서 도 8b와 비교하여, 본 실시예에서는 콘택(AC)과 실리사이드층(MSL1, MSL2)간의 접촉 면적이 더 감소할 수 있다. 그러나, 실리사이드층(MSL1, MSL2)의 제1 부분(PA1)은, 콘택(AC)과 중첩되지 않는 소스/드레인 패턴(SD1, SD2)의 표면을 감쌀 수 있다. 실리사이드층(MSL1, MSL2)은 콘택(AC)과 소스/드레인 패턴(SD1, SD2)간의 저항을 감소시킬 수 있다.
도 7, 도 8a, 도 8c 및 도 22를 참조하면, 제1 방향(D1)으로 서로 인접하는 제1 소스/드레인 패턴들(SD1)은 병합되지 않고 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 소스/드레인 패턴들(SD2)은 병합되지 않고 서로 이격될 수 있다.
각각의 제1 소스/드레인 패턴들(SD1) 상에 제1 실리사이드층(MSL1)이 제공될 수 있고, 각각의 제2 소스/드레인 패턴들(SD2) 상에 제2 실리사이드층(MSL2)이 제공될 수 있다. 각각의 제1 실리사이드층들(MSL1)은, 식각 정지막(ESL)에 의해 덮인 제1 부분(PA1) 및 콘택(AC)에 의해 덮인 제2 부분(PA2)을 포함할 수 있다. 각각의 제2 실리사이드층들(MSL2)은, 식각 정지막(ESL)에 의해 덮인 제1 부분(PA1) 및 콘택(AC)에 의해 덮인 제2 부분(PA2)을 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고;
    상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 제1 면, 제2 면, 및 상기 제1 면과 상기 제2 면이 서로 만나는 지점의 모서리를 갖고;
    상기 제1 소스/드레인 패턴 상의 제1 실리사이드층, 상기 제1 실리사이드층은 상기 제1 소스/드레인 패턴의 상기 모서리를 덮는 제1 부분 및 상기 제1 면의 적어도 일부를 덮는 제2 부분을 포함하고; 및
    상기 제1 실리사이드층의 상기 제2 부분과 접촉하는 제1 콘택을 포함하되,
    상기 제1 부분의 두께는 상기 제2 부분의 두께와 다른 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 부분은 상기 제1 콘택과 수직적으로 중첩되며,
    상기 제1 부분은 상기 제1 콘택과 수직적으로 중첩되지 않는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 면은, 상기 기판과 멀어지는 방향으로 갈수록 상기 제1 소스/드레인 패턴의 중심과 가까워지는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 실리사이드층의 상기 제1 부분은, 상기 제1 소스/드레인 패턴의 상기 제1 면의 나머지 부분과 상기 제2 면을 덮는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 작은 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 부분은, 제1 실리사이드 패턴 및 상기 제1 실리사이드 패턴 상의 제2 실리사이드 패턴을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 부분 내의 금속 원소와 상기 제2 부분 내의 금속 원소는 서로 다른 반도체 소자.
  8. 제1항에 있어서,
    상기 기판의 상면으로부터 수직하게 돌출된 제2 활성 패턴;
    상기 제2 활성 패턴의 상부에 형성된 제2 리세스를 채우는 제2 소스/드레인 패턴;
    상기 제2 소스/드레인 패턴과 전기적으로 연결되는 제2 콘택; 및
    상기 제2 소스/드레인 패턴과 상기 제2 콘택 사이에 개재된 제2 실리사이드층을 더 포함하되,
    상기 제1 및 제2 소스/드레인 패턴들은 서로 다른 도전형을 갖고,
    상기 제2 콘택과 접촉하는 상기 제2 실리사이드층의 두께는, 상기 제2 부분의 두께와 다른 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 실리사이드층 내의 금속 원소와 상기 제2 실리사이드층 내의 금속 원소는 서로 다른 반도체 소자.
  10. 제1항에 있어서,
    상기 기판의 상면으로부터 수직하게 돌출된 제2 활성 패턴을 더 포함하되,
    상기 제1 소스/드레인 패턴은 상기 제2 활성 패턴의 상부에 형성된 제2 리세스를 채우고,
    상기 제1 실리사이드층의 상기 제1 부분은, 상기 제2 활성 패턴 상의 상기 제1 소스/드레인 패턴을 덮으며,
    상기 제2 활성 패턴은 상기 제1 콘택과 수직적으로 중첩되지 않는 반도체 소자.
  11. 제1 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 상기 기판의 상면으로부터 수직하게 돌출되고;
    상기 제1 활성 패턴의 상부에 형성된 제1 리세스를 채우는 제1 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 제1 면, 제2 면, 및 상기 제1 면과 상기 제2 면이 서로 만나는 지점의 모서리를 갖고;
    상기 제1 소스/드레인 패턴 상의 제1 실리사이드층, 상기 제1 실리사이드층은 상기 제1 소스/드레인 패턴의 상기 모서리를 덮는 제1 부분 및 상기 제1 면의 적어도 일부를 덮는 제2 부분을 포함하고;
    상기 제1 실리사이드층의 상기 제2 부분을 통하여 상기 제1 소스/드레인 패턴과 전기적으로 연결되는 제1 콘택; 및
    상기 제1 실리사이드층의 상기 제1 부분을 덮는 식각 정지막을 포함하되,
    상기 제1 부분의 두께는 상기 제2 부분의 두께와 다른 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 부분 및 상기 제2 부분은, 상기 제1 소스/드레인 패턴의 제1 면 상에 제공되는 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 작은 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 부분 내의 금속 원소와 상기 제2 부분 내의 금속 원소는 서로 다른 반도체 소자.
  15. 제11항에 있어서,
    상기 기판의 상면으로부터 수직하게 돌출된 제2 활성 패턴;
    상기 제2 활성 패턴의 상부에 형성된 제2 리세스를 채우는 제2 소스/드레인 패턴;
    상기 제2 소스/드레인 패턴 상의 제2 실리사이드층; 및
    상기 제2 실리사이드층을 통하여 상기 제2 소스/드레인 패턴과 전기적으로 연결되는 제2 콘택을 더 포함하되,
    상기 제1 및 제2 소스/드레인 패턴들은 서로 다른 도전형을 갖고,
    상기 제2 콘택과 수직적으로 중첩되는 상기 제2 실리사이드층의 두께는, 상기 제1 실리사이드층의 상기 제2 부분의 두께와 다른 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 실리사이드층 내의 금속 원소와 상기 제2 실리사이드층 내의 금속 원소는 서로 다른 반도체 소자.
  17. PMOSFET 영역 및 NMOSFET 영역을 갖는 기판;
    상기 PMOSFET 및 NMOSFET 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴;
    상기 제1 및 제2 소스/드레인 패턴들 상에 각각 제공된 제1 실리사이드층 및 제2 실리사이드층; 및
    상기 제1 및 제2 실리사이드층들과 각각 접촉하는 제1 및 제2 콘택들을 포함하되,
    상기 제1 소스/드레인 패턴은 제1 면, 제2 면, 및 상기 제1 면과 상기 제2 면이 서로 만나는 지점의 모서리를 갖고,
    상기 제1 실리사이드층은 상기 제1 소스/드레인 패턴의 상기 모서리를 덮는 제1 부분 및 상기 제1 면의 적어도 일부를 덮는 제2 부분을 포함하며,
    상기 제1 실리사이드층의 상기 제1 부분의 두께는, 상기 제1 실리사이드층의 상기 제2 부분의 두께와 다르고,
    상기 제1 콘택과 상기 제1 소스/드레인 패턴 사이에 개재된 상기 제1 실리사이드층의 상기 제1 부분의 두께는, 상기 제2 콘택과 상기 제2 소스/드레인 패턴 사이에 개재된 상기 제2 실리사이드층의 제1 부분의 두께와 다른 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 실리사이드층의 상기 제2 부분은 상기 제1 콘택에 의해 덮이지 않는 반도체 소자.
  19. 제17항에 있어서,
    상기 제1 실리사이드층의 상기 제1 및 제2 부분들은, 상기 제1 소스/드레인 패턴의 제1 면 상에 제공되는 반도체 소자.
  20. 제17항에 있어서,
    상기 제1 실리사이드층의 상기 제2 부분의 두께는, 상기 제1 실리사이드층의 상기 제1 부분의 두께보다 작은 반도체 소자.
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