KR20220022507A - 반도체 소자 - Google Patents

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최경인
김진범
유해준
이승훈
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Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판 상의 제1 활성 패턴, 상기 제1 활성 패턴은 제1 방향으로 서로 인접하는 제1 활성 핀 및 제2 활성 핀을 포함하고; 상기 제1 활성 패턴을 정의하는 소자 분리막; 상기 제1 활성 패턴을 가로지르는 게이트 전극; 상기 제1 활성 핀 및 상기 제2 활성 핀 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되는 내측 핀 스페이서; 및 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상에 제공되는 버퍼층을 포함하되, 상기 내측 핀 스페이서는 상기 제1 및 제2 소스/드레인 패턴들과 각각 접촉하는 제1 내측 스페이서부 및 제2 내측 스페이서부; 및 상기 제1 및 제2 내측 스페이서부들로부터 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상으로 연장되는 내측 연장부를 포함하고, 상기 버퍼층은 상기 내측 핀 스페이서보다 높은 유전율을 가질 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른 반도체 소자는 기판 상의 제1 활성 패턴, 상기 제1 활성 패턴은 제1 방향으로 서로 인접하는 제1 활성 핀 및 제2 활성 핀을 포함하고; 상기 제1 활성 패턴을 정의하는 소자 분리막; 상기 제1 활성 패턴을 가로지르는 게이트 전극; 상기 제1 활성 핀 및 상기 제2 활성 핀 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되는 내측 핀 스페이서; 및 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상에 제공되는 버퍼층을 포함하되, 상기 내측 핀 스페이서는 상기 제1 및 제2 소스/드레인 패턴들과 각각 접촉하는 제1 내측 스페이서부 및 제2 내측 스페이서부; 및 상기 제1 및 제2 내측 스페이서부들로부터 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상으로 연장되는 내측 연장부를 포함하고, 상기 버퍼층은 상기 내측 핀 스페이서보다 높은 유전율을 가질 수 있다.
본 발명의 다른 개념에 따른 반도체 소자는 제1 방향으로 서로 이격되는 제1 활성 핀 및 제2 활성 핀을 갖는 기판; 상기 제1 및 제2 활성 핀들을 정의하는 소자 분리막; 상기 제1 방향으로 연장되며 상기 제1 및 제2 활성 핀들을 가로지르는 게이트 전극; 상기 제1 및 제2 활성 핀들 각각의 상부에 제공된 제1 및 제2 소스/드레인 패턴들, 상기 제1 및 제2 소스/드레인 패턴들 각각은 제1 부분 및 상기 제1 부분 상에 제공된 제2 부분을 더 포함하고; 상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되고, 상기 제1 및 제2 소스/드레인 패턴들 각각의 상기 제1 부분의 제1 측벽과 접촉하는 내측 핀 스페이서; 및 상기 내측 핀 스페이서 상에 제공되는 버퍼층을 포함하되, 상기 버퍼층은 상기 내측 핀 스페이서보다 높은 유전율을 가질 수 있다.
본 발명의 또 다른 개념에 따른 반도체 소자는 기판 상의 제1 활성 패턴, 상기 제1 활성 패턴은 제1 방향으로 서로 이격되는 제1 활성 핀 및 제2 활성 핀을 포함하고, 상기 제1 및 제2 활성 핀들은 상기 제1 방향에 교차하는 제2 방향으로 연장되며; 상기 기판 상에 제공되어 상기 제1 및 제2 활성 핀들을 정의하는 소자 분리막, 상기 제1 및 제2 활성 핀들의 상부들은 상기 소자 분리막 위로 돌출되며; 상기 제1 및 제2 활성 핀들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 제1 및 제2 활성 핀들의 상부에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 및 제2 소스/드레인 패턴들은 서로 동일한 도전형을 갖고, 상기 제1 및 제2 소스/드레인 패턴들은 상기 게이트 전극의 일 측을 따라 상기 제1 방향으로 배열되며; 상기 게이트 전극의 상기 일 측 상에 제공되어 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 적어도 하나의 상기 제1 및 제2 소스/드레인 패턴들에 접속하는 활성 콘택; 상기 활성 콘택과 상기 적어도 하나의 제1 및 제2 소스/드레인 패턴들 사이에 개재된 실리사이드 패턴; 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되는 내측 핀 스페이서; 및 상기 내측 핀 스페이서 상의 버퍼층, 상기 버퍼층은 상기 내측 핀 스페이서보다 높은 유전율을 갖고; 상기 층간 절연막 상의 제1 금속층, 상기 제1 금속층은 상기 활성 콘택 및 상기 게이트 콘택에 전기적으로 연결되며; 및 상기 제1 금속층 상에 제공되며, 상기 제1 금속층에 전기적으로 연결되는 제2 금속층을 포함하되, 상기 게이트 스페이서 및 상기 내측 핀 스페이서는 서로 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 내측 핀 스페이서 및 외측 핀 스페이서가 제공됨으로써 소스/드레인 패턴들의 수평적 성장을 조절할 수 있고 이에 따라 소스/드레인 패턴들 간의 쇼트(short)를 방지할 수 있으며, 소자의 집적도를 증가시킬 수 있다. 또한, 활성 패턴들이 리세스되는 깊이와 핀 스페이서들의 높이를 균일하게 제어할 수 있고, 소자 분리막이 리세스되는 것을 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 3a 내지 도 3d는 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 4a 내지 도 4l은 도 3c의 M 영역을 확대한 단면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a 및 도 18a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b, 도 14b, 도 16b 및 도 18b는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다.
도 8c, 도 10c, 도 12c, 도 16c 및 도 18c는 각각 도 7, 도 9, 도 11, 도 15 및 도 17의 C-C'선에 따른 단면도들이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 20a 내지 도 20e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 22a 내지 도 22c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 23a 내지 도 23c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 24a 내지 도 24d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TD1, TD2) 및 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 3a 내지 도 3d는 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 4a 내지 도 4d는 도 3c의 M 영역을 확대한 단면도들이다. 구체적으로, 도 2는 도 1의 회로도에 따른 에스램 셀을 나타낸 평면도이다.
도 2 및 도 3a 내지 도 3d를 참조하면, 에스램 셀을 갖는 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치들(TR)이 정의될 수 있다. 소자 분리막(ST)은 트렌치들(TR)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 방향(D1)으로 서로 이격된 제1 활성 핀(AF1) 및 제2 활성 핀(AF2)을 포함할 수 있다. 서로 인접하는 제1 및 제2 활성 핀들(AF1, AF2) 간의 제1 방향(D1)으로의 폭은 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 간의 제1 방향(D1)으로의 폭보다 작을 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 함유할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 예를 들어, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 원소를 포함할 수 있다. 예를 들어, 제2 소스/드레인 패턴들(SD2)은 실리콘(Si)을 포함할 수 있다.
서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 내측 핀 스페이서(IFS)가 개재될 수 있다. 다시 말하면, 내측 핀 스페이서(IFS)는 제1 활성 핀(AF1) 및 제2 활성 핀(AF2) 사이에 제공될 수 있다. 내측 핀 스페이서(IFS)는 서로 인접하는 제1 및 제2 활성 핀들(AF1, AF2) 사이의 소자 분리막(ST) 상에 제공될 수 있다.
내측 핀 스페이서(IFS)는 내측 스페이서부들(ISP1, ISP2) 및 내측 연장부(IEP)를 포함할 수 있다. 내측 핀 스페이서(IFS)는 제1 활성 핀(AF1)의 상부에 제공된 제1 소스/드레인 패턴(SD1)과 접촉하는 제1 내측 스페이서부(ISP1) 및 제2 활성 핀(AF2)의 상부에 제공된 제1 소스/드레인 패턴(SD1)과 접촉하는 제2 내측 스페이서부(ISP2)를 포함할 수 있다. 일 예로, 제1 및 제2 내측 스페이서부들(ISP1, ISP2)은 서로 실질적으로 동일한 형상을 가질 수 있다. 예를 들어, 제1 내측 스페이서부(ISP1)의 상면은 제2 내측 스페이서부(ISP2)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 내측 스페이서부들(ISP1, ISP2)은 서로 상이한 형상을 가질 수 있다.
내측 핀 스페이서(IFS)는 제1 및 제2 내측 스페이서부들(ISP1, ISP2)로부터 상기 제1 및 제2 활성 핀들(AF1, AF2) 사이의 소자 분리막(ST) 상으로 연장되는 내측 연장부(IEP)를 더 포함할 수 있다. 내측 핀 스페이서(IFS)는 후술할 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다.
서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 외측 핀 스페이서(OFS)가 제공될 수 있다. 외측 핀 스페이서(OFS)는 서로 인접하는 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 개재될 수 있다. 외측 핀 스페이서(OFS)는 제1 소스/드레인 패턴(SD1)과 접촉하는 외측 스페이서부(OSP) 및 상기 외측 스페이서부(OSP)로부터 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장되는 외측 연장부(OEP)를 포함할 수 있다. 외측 핀 스페이서(OFS)는 후술할 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다. 제1 및 제2 활성 핀들(AF1, AF2) 사이의 거리는 제2 활성 핀(AF2)과 제2 활성 패턴(AP2) 사이의 거리보다 작을 수 있다. 따라서, 내측 핀 스페이서(IFS)의 제1 방향(D1)으로의 폭은 외측 핀 스페이서(OFS)의 제1 방향(D1)으로의 폭보다 작을 수 있다.
내측 연장부(IEP) 및 외측 연장부(OEP)가 소자 분리막(ST) 상으로 연장됨으로써, 소자 분리막(ST)이 리세스되는 것을 방지할 수 있다. 다시 말하면, 내측 연장부(IEP) 및 외측 연장부(OEP)는 전세정(pre-cleaning) 공정에서 소자 분리막(ST)이 리세스되는 것을 방지할 수 있다. 이로써, 반도체 소자의 기생 커패시턴스가 감소될 수 있고 결과적으로, 반도체 소자의 동작 특성 및 동작 속도가 향상될 수 있다.
내측 핀 스페이서(IFS) 상에 버퍼층(BF)이 제공될 수 있다. 평면적 관점에서, 버퍼층(BF)은 후술할 게이트 전극들(GE)과 인접할 수 있다. 구체적으로, 버퍼층(BF)은 내측 연장부(IEP) 상에 제공되되, 제1 및 제2 내측 스페이서부들(ISP1, ISP2) 사이에 개재될 수 있다.
버퍼층(BF)은 내측 핀 스페이서(IFS)보다 높은 유전율을 갖는 물질을 포함할 수 있다. 버퍼층(BF)은 건식 식각에 대한 내성은 강하지만, 습식 식각에 대한 내성은 약한 물질을 포함할 수 있다. 일 예로, 버퍼층(BF)은 알루미늄 산화물(Al2O3)를 포함할 수 있다. 다른 예로, 버퍼층(BF)은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또 다른 예로, 버퍼층(BF)은 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 이트륨 산화물(Y2O3)을 포함할 수 있다.
버퍼층(BF)의 상면은 내측 핀 스페이서(IFS)의 상면과 실질적으로 동일한 레벨에 위치하거나 그보다 더 낮은 레벨에 위치할 수 있다. 일 예로, 버퍼층(BF)은 1nm 내지 50nm의 두께를 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제1 방향(D1)으로 서로 인접하는 게이트 전극들(GE) 사이에 분리 패턴(SP)이 개재될 수 있다. 분리 패턴(SP)은 상기 서로 인접하는 게이트 전극들(GE)을 분리시킬 수 있다. 게이트 전극들(GE)은 제1 채널 패턴(CH1)의 상면 및 제1 채널 패턴(CH1)의 적어도 하나의 측벽 상에 제공될 수 있다. 게이트 전극들(GE)은 제2 채널 패턴(CH2)의 상면 및 제2 채널 패턴(CH2)의 적어도 하나의 측벽 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 게이트 유전 패턴들(GI)은 게이트 전극들(GE)의 바닥면들을 따라 각각 연장될 수 있다.
도 3d를 참조하면, 게이트 유전 패턴(GI)은 제1 채널 패턴(CH1)의 상면 및 제1 채널 패턴(CH1)의 적어도 하나의 측벽을 덮을 수 있다. 게이트 유전 패턴(GI)은 제2 채널 패턴(CH2)의 상면 및 제2 채널 패턴(CH2)의 적어도 하나의 측벽을 덮을 수 있다.
게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 내지 제3 층간 절연막들(110, 120, 130)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
게이트 전극들(GE) 사이에 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
각각의 활성 콘택들(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택들(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)에 의해 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택들(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다.
활성 콘택들(AC)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 실리사이드 패턴들(SC)이 개재될 수 있다. 활성 콘택들(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 상에 게이트 콘택들(GC)이 제공될 수 있다. 각각의 게이트 콘택들(GC)은 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택들(GC)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 콘택들(GC)의 바닥면들은 활성 콘택들(AC)의 바닥면들보다 더 높이 위치할 수 있다.
활성 콘택들(GC) 및 게이트 콘택들(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 일 예로, 제1 내지 제3 층간 절연막들(110, 120, 130)은 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 금속층(M1)이 제공될 수 있다. 제1 금속층(M1)은 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)을 포함할 수 있다. 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 전원 라인(VDD)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 전원 라인(VDD)의 선폭은, 제1 및 제2 비트 라인들(BL1, BL2) 각각의 선폭보다 클 수 있다.
제1 금속층(M1)의 제1 및 제2 비트 라인들(BL1, BL2) 및 전원 라인(VDD)은 제1 비아(VI1)를 통해 활성 콘택들(AC) 및 게이트 콘택들(GC)과 전기적으로 연결될 수 있다.
제3 층간 절연막(130) 내에 제2 금속층(M2)이 제공될 수 있다. 제2 금속층(M2)은 배선 패턴들(IL)을 포함할 수 있다. 배선 패턴들(IL)은 제2 비아(VI2)를 통해 제1 금속층(M1)과 전기적으로 연결될 수 있다.
도 4a 내지 도 4l은 도 3c의 M 영역을 확대한 단면도들이다. 도 4a 내지 도 4l을 참조하여, 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)의 다양한 실시예들에 대해 상세히 설명한다.
도 3c 및 도 4a를 참조하면, 제1 소스/드레인 패턴(SD1)은 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS) 사이에 개재되는 제1 부분(P1) 및 제1 부분(P1) 상에 제공되는 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)와 접촉할 수 있고, 제2 부분(P2)은 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)에 의해 노출될 수 있다. 제1 부분(P1)의 제1 방향(D1)으로의 최대 폭은 제1 폭(W1)이고, 제2 부분(P2)의 제1 방향(D1)으로의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 제2 폭(W2)은 제1 소스/드레인 패턴(SD1)의 최대 폭일 수 있다.
내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)에 의해 제1 소스/드레인 패턴(SD1)의 수평적 성장이 방지될 수 있다. 즉, 제1 소스/드레인 패턴(SD1)의 최대 폭인 제2 폭(W2)이 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)에 의해 작아질 수 있다. 이에 따라, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 간의 쇼트(short)를 방지할 수 있고, 반도체 소자의 집적도를 향상시킬 수 있다.
제1 소스/드레인 패턴(SD1)의 제1 부분(P1)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1)은 서로 인접하는 제1 및 제2 활성 핀들(AF1, AF2) 사이의 소자 분리막(ST)과 인접한 측벽일 수 있다. 제2 측벽(SW2)은 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST)과 인접한 측벽일 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 제1 방향(D1)으로 서로 대향할 수 있다.
제1 소스/드레인 패턴(SD1)의 제1 측벽(SW1)은 내측 핀 스페이서(IFS)와 접촉할 수 있다. 제1 소스/드레인 패턴(SD1)의 제2 측벽(SW2)은 외측 핀 스페이서(OFS)와 접촉할 수 있다.
내측 핀 스페이서(IFS)의 내측 스페이서부(ISP)와 외측 핀 스페이서(OFS)의 외측 스페이서부(OSP)는 서로 실질적으로 동일한 형상을 가질 수 있다. 내측 스페이서부(ISP)의 하단부의 제1 방향(D1)으로의 폭은 제3 폭(W3)이고, 상단부의 제1 방향(D1)으로의 폭은 제4 폭(W4)일 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다. 외측 스페이서부(OSP)의 하단부의 제1 방향(D1)으로의 폭은 제5 폭(W5)이고, 상단부의 제1 방향(D1)으로의 폭은 제6 폭(W6)일 수 있다. 제5 폭(W5)은 제6 폭(W6)보다 작을 수 있다. 즉, 제1 및 제2 내측 스페이서부들(ISP1, ISP2) 그리고 외측 스페이서부(OSP) 각각의 상단부는 하단부보다 큰 폭을 가질 수 있다.
내측 핀 스페이서(IFS)의 상면의 최고 레벨은 제1 레벨(LV1)에 위치할 수 있다. 외측 핀 스페이서(OFS)의 상면의 최고 레벨은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말하면, 내측 핀 스페이서(IFS)의 상면 및 외측 핀 스페이서(OFS)의 상면은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 생성되는 리세스들의 깊이가 상대적으로 균일하게 제어될 수 있다. 결과적으로, 반도체 소자의 동작 특성 및 동작 속도가 향상될 수 있다.
도 4b 및 도 4c를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 굴곡진 프로파일을 가질 수 있다. 본 실시예들에서는, 앞서 도 4a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 설명한다.
도 4b를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 둥글게 형성될 수 있다. 일 예로, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 볼록한 프로파일을 가질 수 있다. 도 4c를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 오목한 프로파일을 가질 수 있다.
내측 핀 스페이서(IFS) 상면의 최고 레벨은 제1 레벨(LV1)일 수 있다. 외측 핀 스페이서(OFS) 상면의 최고 레벨은 제2 레벨(LV2)일 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 서로 실질적으로 동일한 레벨에 위치할 수 있다.
도 4d를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP)의 측벽들은 굴곡진 표면을 가질 수 있다. 본 실시예에서는, 앞서 도 4a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 설명한다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 제1 측벽(SW1)에 대향하는 내측 스페이서부(ISP)의 측벽은 굴곡진 프로파일을 가질 수 있고, 제2 측벽(SW2)에 대향하는 외측 스페이서부(OSP)의 측벽 또한 굴곡진 프로파일을 가질 수 있다. 제1 및 제2 내측 스페이서부들(ISP1, ISP2) 그리고 외측 스페이서부(OSP) 각각의 상단부는 하단부보다 큰 폭을 가질 수 있다.
도 4e 및 도 4f를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 굴곡진 프로파일을 가질 수 있다. 본 실시예들에서는, 앞서 도 4d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 설명한다.
도 4e를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 둥글게 형성될 수 있다. 일 예로, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 볼록한 프로파일을 가질 수 있다. 도 4f를 참조하면, 내측 스페이서부(ISP) 및 외측 스페이서부(OSP) 각각의 상면은 오목한 프로파일을 가질 수 있다.
내측 핀 스페이서(IFS) 상면의 최고 레벨은 제1 레벨(LV1)일 수 있다. 외측 핀 스페이서(OFS) 상면의 최고 레벨은 제2 레벨(LV2)일 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 실질적으로 동일한 레벨에 위치할 수 있다.
도 4g 내지 도 4l에서의 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)는 각각 도 4a 내지 도 4f에서의 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)와 실질적으로 동일한 프로파일을 가지되, 제1 레벨(LV1) 및 제2 레벨(LV2)이 서로 상이한 레벨에 위치할 수 있다. 본 실시예들에서는, 앞서 도 4a 내지 도 4f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 설명한다.
도 4g 내지 도 4l을 참조하면, 제1 레벨(LV1)은 제2 레벨(LV2)보다 높은 레벨에 위치할 수 있다. 도시되지는 않았지만 다른 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮은 레벨에 위치할 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)이 서로 상이한 레벨에 위치함에 따라, 제1 소스/드레인 패턴(SD1)은 비대칭적 구조를 가질 수 있다. 제1 및 제2 내측 스페이서부들(ISP1, ISP2) 그리고 외측 스페이서부(OSP) 각각의 상단부는 하단부보다 큰 폭을 가질 수 있다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a 및 도 18a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b, 도 14b, 도 16b 및 도 18b는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다. 도 8c, 도 10c, 도 12c, 도 16c 및 도 18c는 각각 도 7, 도 9, 도 11, 도 15 및 도 17의 C-C'선에 따른 단면도들이다.
도 5 및 도 6을 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 인접하는 한 쌍의 활성 패턴들(AP1, AP2) 사이에 트렌치들(TR)이 형성될 수 있다.
기판(100) 상에 트렌치들(TR)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape)로 형성될 수 있다. 구체적으로, 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 스페이서막(SL)이 형성될 수 있다. 스페이서막(SL)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 양 측벽들 상에도 형성될 수 있다. 스페이서막(SL)은 트렌치들(TR)을 채운 소자 분리막(ST) 상으로 연장될 수 있다. 즉, 스페이서막(SL)은 기판(100)의 전면 상에 형성될 수 있다. 스페이서막(SL)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 스페이서막(SL)은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
스페이서막(SL) 상에 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 스페이서막(SL)의 전면 상에 형성될 수 있다. 버퍼층(BF)은 스페이서막(SL)보다 높은 유전율을 갖는 물질을 포함할 수 있다. 버퍼층(BF)은 건식 식각에 대한 내성은 강하지만, 습식 식각에 대한 내성은 약한 물질을 포함할 수 있다. 일 예로, 버퍼층(BF)은 알루미늄 산화물(Al2O3)를 포함할 수 있다. 다른 예로, 버퍼층(BF)은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또 다른 예로, 버퍼층(BF)은 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 이트륨 산화물(Y2O3)을 포함할 수 있다.
버퍼층(BF) 상에 제1 하드 마스크 패턴(HMP1)이 형성될 수 있다. 제1 하드 마스크 패턴(HMP1)은 버퍼층(BF)의 전면 상에 형성될 수 있다. 일 예로, 제1 하드 마스크 패턴(HMP1)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 제1 하드 마스크 패턴(HMP1)이 부분적으로 식각될 수 있다. 구체적으로, 제1 하드 마스크 패턴(HMP1)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치하도록 부분적으로 식각될 수 있다.
제1 하드 마스크 패턴(HMP1)을 식각한 후, 습식 식각 공정을 이용하여 버퍼층(BF)을 식각할 수 있다. 버퍼층(BF)은 부분적으로 식각될 수 있다. 즉, 버퍼층(BF)은 그 상면이 제1 하드 마스크 패턴(HMP1)의 상면과 동일한 레벨에 위치하도록 식각될 수 있다. 다시 말하면, 제1 하드 마스크 패턴(HMP1)과 접하는 버퍼층(BF)은 식각되지 않을 수 있다.
잔류하는 제1 하드 마스크 패턴(HMP1)의 높이에 의해 버퍼층(BF)의 높이가 조절될 수 있다. 상기 습식 식각 공정 후, 제1 하드 마스크 패턴(HMP1)은 버퍼층(BF) 사이에 개재될 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 제1 하드 마스크 패턴(HMP1)을 제거하고, 제2 활성 패턴(AP2)을 선택적으로 덮는 제2 하드 마스크 패턴(HMP2)이 형성될 수 있다. 제1 하드 마스크 패턴(HMP1)을 제거하는 공정은 애싱(ashing) 공정을 포함할 수 있다. 제2 하드 마스크 패턴(HMP2)에 의해 제1 활성 패턴(AP1)이 노출될 수 있다. 제2 하드 마스크 패턴(HMP2)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
제2 하드 마스크 패턴(HMP2)을 식각 마스크로 하여, 제1 활성 패턴(AP1)의 상부에 제1 리세스들(RS1)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스들(RS1)을 형성하는 것은, 마스크 패턴들(MA) 및 희생 패턴들(PP)의 양 측벽들 상의 스페이서막(SL)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 건식 식각하는 것을 포함할 수 있다.
제1 리세스들(RS1)을 형성하면서, 제1 활성 패턴(AP1)의 상면 상의 스페이서막(SL)이 제거될 수 있다. 이로써, 희생 패턴들(PP) 각각의 양 측벽들에 게이트 스페이서들(GS)이 형성될 수 있다.
제1 활성 패턴(AP1) 상부의 양 측벽들 상의 스페이서막(SL)이 부분적으로 제거될 수 있다. 즉, 버퍼층(BF)이 건식 식각에 대해 내성을 갖는 물질을 포함함으로써, 버퍼층(BF)과 접하는 스페이서막(SL)은 식각되지 않을 수 있다. 결과적으로, 버퍼층(BF)에 의해 후술할 핀 스페이서들(IFS, OFS)의 높이가 조절될 수 있다.
이후, 도시되지는 않았지만 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)이 제1 및 제2 활성 핀들(AF1, AF2) 사이에 일부분 잔류할 수 있다. 이는 제1 및 제2 활성 핀들(AF1, AF2) 간의 간격이 좁아 그 내부의 버퍼층(BF)의 두께가 두껍게 형성됨으로써 버퍼층(BF)이 모두 제거되지 않기 때문이다.
도 13, 도 14a 및 도 14b를 참조하면, 상기 제1 리세스들을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 소스/드레인 패턴들(SD1)을 형성하는 것은, 노출된 제1 리세스들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
상기 선택적 에피택시얼 성장 공정 동안 제1 소스/드레인 패턴들(SD1)의 수평적 성장이 스페이서막(SL)에 의해 방지될 수 있다. 결과적으로, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 간의 쇼트(short)를 방지할 수 있고, 반도체 소자의 집적도를 향상시킬 수 있다.
제1 소스/드레인 패턴들(SD1) 및 스페이서막(SL)을 덮는 버퍼층(BF)이 다시 형성될 수 있다. 버퍼층(BF) 상에 제3 하드 마스크 패턴(HMP3)이 형성되고, 제3 하드 마스크 패턴(HMP3)이 부분적으로 식각될 수 있다. 제3 하드 마스크 패턴(HMP3)이 식각되는 공정은 도 9 및 도 10a 내지 도 10c를 참조하여 설명한 제1 하드 마스크 패턴(HMP1)이 식각되는 공정과 실질적으로 동일한 공정일 수 있다. 제3 하드 마스크 패턴(HMP3)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 버퍼층(BF)이 부분적으로 식각될 수 있다. 버퍼층(BF)이 식각되는 공정은 도 9 및 도 10a 내지 도 10c를 참조하여 설명한 버퍼층(BF)이 식각되는 공정과 실질적으로 동일한 공정일 수 있다. 즉, 제3 하드 마스크 패턴(HMP3)과 접하는 버퍼층(BF)은 식각되지 않을 수 있다.
버퍼층(BF)을 식각한 후, 제3 하드 마스크 패턴(HMP3)을 애싱 공정을 통해 제거하고, 제1 활성 패턴(AP1)을 선택적으로 덮는 제4 하드 마스크 패턴(HMP4)이 형성될 수 있다.
도 17 및 도 18a 내지 도 18c를 참조하면, 제2 활성 패턴(AP2)의 상부에 제2 리세스들이 형성될 수 있다. 제2 리세스들을 형성하는 것은, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 건식 식각하는 것을 포함할 수 있다.
제2 활성 패턴(AP2)의 상면 상의 스페이서막(SL)이 제거될 수 있다. 제2 활성 패턴(AP2) 상부의 양 측벽들 상의 스페이서막(SL)이 부분적으로 제거될 수 있다. 즉, 버퍼층(BF)이 건식 식각 공정에 대해 내성을 갖는 물질을 포함함으로써, 버퍼층(BF)과 접하는 스페이서막(SL)은 식각되지 않을 수 있다. 이로써, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 개재되는 내측 핀 스페이서(IFS) 및 제1 소스/드레인 패턴(SD1)과 후술할 제2 소스/드레인 패턴(SD2) 사이에 개재되는 외측 핀 스페이서(OFS)가 형성될 수 있다. 일 예로, 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)의 상면들은 서로 실질적으로 동일한 레벨에 위치할 수 있다.
버퍼층 없이 하드 마스크 패턴만을 식각 마스크로 사용하는 경우, 하드 마스크 패턴들의 위치 및 간격에 따라 핀 스페이서들의 높이가 달라지거나 활성 패턴 상부에 형성되는 리세스들의 깊이가 균일하게 형성되지 않아 반도체 소자의 동작 특성 및 동작 속도가 저하될 수 있다. 본 발명의 실시예들에 따르면, 건식 식각 공정 시 버퍼층(BF)에 의해 스페이서막(SL)이 보호됨으로써, 내측 핀 스페이서(IFS) 및 외측 핀 스페이서(OFS)의 높이가 상대적으로 균일하게 제어될 수 있다. 결과적으로, 반도체 소자의 동작 특성 및 동작 속도가 향상될 수 있다.
이후, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)이 내측 핀 스페이서(IFS) 상에 일부분 잔류할 수 있다. 이는 제1 및 제2 활성 핀들(AF1, AF2) 간의 간격이 좁아 그 내부의 버퍼층(BF)의 두께가 두껍게 형성됨으로써 버퍼층(BF)이 모두 제거되지 않기 때문이다. 내측 핀 스페이서(IFS) 상에 잔류하는 버퍼층(BF)은 전세정(pre-cleaning) 공정 시 내측 핀 스페이서(IFS)의 손상을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
상기 제2 리세스들을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 노출된 제2 리세스들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2), 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE) 및 분리 패턴(SP)으로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거할 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 상기 빈 공간 내에 게이트 유전 패턴들(GI), 게이트 전극들(GE) 및 게이트 캐핑 패턴들(GP)이 형성될 수 있다.
게이트 유전 패턴들(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다.
게이트 전극들(GE) 및 게이트 캐핑 패턴들(GP)을 형성하는 것은, 상기 빈 공간 내에 게이트 금속막을 형성하는 것, 상기 게이트 금속막을 리세스하는 것, 리세스된 상기 게이트 금속막 상에 게이트 캐핑막을 형성하는 것, 및 상기 제1 층간 절연막(110)의 상면이 노출될 ‹š까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다.
게이트 전극들(GE)의 일부를 제거하고 절연 물질을 채워 분리 패턴(SP)이 형성될 수 있다. 분리 패턴(SP)에 의해 게이트 전극(GE)이 복수 개의 게이트 전극들(GE)로 나뉘어질 수 있다.
다시, 도 2 및 도 3a 내지 도 3d를 참조하면, 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC)을 형성하는 것은, 콘택 홀들을 형성하는 것, 상기 콘택 홀들을 부분적으로 채우는 배리어 패턴(BM)을 형성하는 것, 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다.
제1 층간 절연막(110) 상에는 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 내에 제1 금속층(M1)이 형성될 수 있다. 제1 금속층(M1)을 형성하는 것은, 제1 비트라인(BL1), 제2 비트라인(BL2) 및 전원 라인(VDD)을 형성하는 것을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제2 금속층(M2)이 형성될 수 있다. 제2 금속층(M2)을 형성하는 것은, 배선 패턴들(IL)을 형성하는 것을 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 19를 참조하면, 외측 핀 스페이서(OFS)는 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장되지 않을 수 있다. 즉, 외측 핀 스페이서(OFS)는 도 3a 내지 도 3d를 참조하여 설명한 외측 연장부(OEP)를 포함하지 않을 수 있다.
내측 핀 스페이서(IFS)는 내측 스페이서부들(ISP1, ISP2) 및 내측 연장부(IEP)를 포함할 수 있다. 내측 핀 스페이서(IFS)는 제1 활성 핀(AF1) 상부에 제공된 제1 소스/드레인 패턴(SD1)과 접촉하는 제1 내측 스페이서부(ISP1) 및 제2 활성 핀(AF2) 상부에 제공된 제1 소스/드레인 패턴(SD1)과 접촉하는 제2 내측 스페이서부(ISP2)를 포함할 수 있다. 일 예로, 제1 및 제2 내측 스페이서부들(ISP1, ISP2)은 서로 실질적으로 동일한 형상을 가질 수 있다.
내측 핀 스페이서(IFS)는 제1 및 제2 내측 스페이서부들(ISP1, ISP2)로부터 상기 제1 및 제2 활성 핀들(AF1, AF2) 사이의 소자 분리막(ST) 상으로 연장되는 내측 연장부(IEP)를 더 포함할 수 있다.
서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 외측 핀 스페이서(OFS)가 제공될 수 있다. 외측 핀 스페이서(OFS)는 제1 소스/드레인 패턴(SD1)과 접촉할 수 있다.
내측 핀 스페이서(IFS) 상에 버퍼층(BF)이 제공될 수 있다. 구체적으로, 버퍼층(BF)은 내측 연장부(IEP) 상에 제공되되, 제1 및 제2 내측 스페이서부들(ISP1, ISP2) 사이에 개재될 수 있다. 버퍼층(BF)은 내측 핀 스페이서(IFS)보다 높은 유전율을 갖는 물질을 포함할 수 있다. 버퍼층(BF)은 건식 식각에 대한 내성은 강하지만, 습식 식각에 대한 내성은 약한 물질을 포함할 수 있다. 일 예로, 버퍼층(BF)은 알루미늄 산화물(Al2O3)를 포함할 수 있다. 다른 예로, 버퍼층(BF)은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또 다른 예로, 버퍼층(BF)은 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 이트륨 산화물(Y2O3)을 포함할 수 있다.
버퍼층(BF)의 상면은 내측 핀 스페이서(IFS)의 상면과 실질적으로 동일한 레벨에 위치하거나 그보다 더 낮은 레벨에 위치할 수 있다. 일 예로, 버퍼층(BF)은 1nm 내지 50nm의 두께를 가질 수 있다.
본 실시예에 따른 반도체 소자의 제조방법을 도 20a 내지 도 20e를 참조하여 설명한다. 도 20a 내지 도 20e는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 20a를 참조하면, 도 6의 결과물 상에 스페이서막(SL) 및 버퍼층(BF)을 순차적으로 형성할 수 있다. 스페이서막(SL)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 양 측벽들 상에 형성될 수 있다. 스페이서막(SL)은 트렌치들(TR)을 채운 소자 분리막(ST) 상으로 연장될 수 있다. 즉, 스페이서막(SL)은 기판(100)의 전면 상에 형성될 수 있다. 스페이서막(SL)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 스페이서막(SL)은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
스페이서막(SL) 상에 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 스페이서막(SL)의 전면 상에 형성될 수 있다. 버퍼층(BF)은 스페이서막(SL)보다 높은 유전율을 갖는 물질을 포함할 수 있다. 버퍼층(BF)은 건식 식각에 대한 내성은 강하지만, 습식 식각에 대한 내성은 약한 물질을 포함할 수 있다. 일 예로, 버퍼층(BF)은 알루미늄 산화물(Al2O3)를 포함할 수 있다. 다른 예로, 버퍼층(BF)은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또 다른 예로, 버퍼층(BF)은 하프늄(Hf), 지르코늄(Zr) 또는 망간(Mn) 중 적어도 어느 하나가 도핑된 이트륨 산화물(Y2O3)을 포함할 수 있다.
버퍼층(BF) 상에 제1 하드 마스크 패턴(HMP1)이 형성될 수 있다. 제1 하드 마스크 패턴(HMP1)은 제2 활성 패턴(AP2)을 부분적으로 덮을 수 있다. 제1 하드 마스크 패턴(HMP1)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 20b를 참조하면, 제1 하드 마스크 패턴(HMP1)을 식각 마스크로 하여 버퍼층(BF)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 버퍼층(BF)은 부분적으로 식각될 수 있다. 버퍼층(BF)은 제2 활성 패턴(AP2) 상에 잔류할 수 있다. 또한, 제1 및 제2 활성 핀들(AF1, AF2) 사이에 버퍼층(BF)이 일부분 잔류할 수 있다. 이는 제1 및 제2 활성 핀들(AF1, AF2) 간의 간격이 좁아 그 내부의 버퍼층(BF)의 두께가 두껍게 형성됨으로써 버퍼층(BF)이 모두 제거되지 않기 때문이다. 상기 식각 공정 이후, 제1 하드 마스크 패턴(HMP1)은 애싱 공정에 의해 제거될 수 있다.
도 20c를 참조하면, 제2 활성 패턴(AP2) 상에 잔류하는 버퍼층(BF)을 식각 마스크로 하여 스페이서막(SL) 및 제1 활성 패턴(AP1)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 버퍼층(BF)에 의해 노출된 스페이서막(SL) 및 제1 활성 패턴(AP1)이 부분적으로 식각될 수 있다. 즉, 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장된 스페이서막(SL)의 일부분, 제1 활성 패턴(AP1)의 상면 상의 스페이서막(SL), 및 제1 활성 패턴(AP1) 상부의 양 측벽들을 덮는 스페이서막(SL)이 식각될 수 있다. 제1 활성 패턴(AP1)의 상부에 제1 리세스들이 형성될 수 있다.
버퍼층 없이 하드 마스크 패턴만을 식각 마스크로 사용하는 경우, 하드 마스크 패턴들의 위치 및 간격에 따라 핀 스페이서들의 높이가 달라지거나 활성 패턴 상부에 형성되는 리세스들의 깊이가 균일하게 형성되지 않아 반도체 소자의 동작 특성 및 동작 속도가 저하될 수 있다. 본 발명의 실시예들에 따르면, 버퍼층(BF)이 식각 마스크로 사용됨으로써 리세스들의 깊이를 상대적으로 균일하게 제어할 수 있다. 결과적으로, 반도체 소자의 동작 특성 및 동작 속도가 향상될 수 있다.
이후, 버퍼층(BF)이 습식 식각 공정에 의해 제거될 수 있다. 여기서, 제1 및 제2 활성 핀들(AF1, AF2) 사이의 버퍼층(BF)은 모두 제거되지 않을 수 있다.
상기 제1 리세스들을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)의 수평적 성장이 스페이서막(SL)에 의해 방지될 수 있다.
도 20d를 참조하면, 제1 소스/드레인 패턴들(SD1) 및 스페이서막(SL)을 덮는 버퍼층(BF)이 다시 형성될 수 있다. 버퍼층(BF) 상에 제2 하드 마스크 패턴(HMP2)이 형성될 수 있다. 제2 하드 마스크 패턴(HMP2)은 제1 활성 패턴(AP1)을 부분적으로 덮을 수 있다. 제2 하드 마스크 패턴(HMP2)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 20e를 참조하면, 제2 하드 마스크 패턴(HMP2)을 식각 마스크로 하여 버퍼층(BF)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 버퍼층(BF)은 부분적으로 식각될 수 있다. 버퍼층(BF)은 제1 활성 패턴(AP1) 상에 잔류할 수 있다. 상기 식각 공정 이후, 제2 하드 마스크 패턴(HMP2)은 애싱 공정에 의해 제거될 수 있다.
그 후, 제1 활성 패턴(AP1) 상에 잔류하는 버퍼층(BF)을 식각 마스크로 하여 스페이서막(SL) 및 제2 활성 패턴(AP2)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 버퍼층(BF)에 의해 노출된 스페이서막(SL) 및 제2 활성 패턴(AP2)이 부분적으로 식각될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장된 스페이서막(SL), 제2 활성 패턴(AP2)의 상면 상의 스페이서막(SL), 및 제2 활성 패턴(AP2) 상부의 양 측벽들을 덮는 스페이서막(SL)이 식각될 수 있다. 이로써, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 개재되는 내측 핀 스페이서(IFS) 및 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 제공되는 외측 핀 스페이서(OFS)가 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들이 형성될 수 있다.
다시 도 19를 참조하면, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)은 내측 핀 스페이서(IFS) 상에 일부분 잔류할 수 있다. 이는 제1 및 제2 활성 핀들(AF1, AF2) 간의 간격이 좁아 그 내부의 버퍼층(BF)의 두께가 두껍게 형성됨으로써 버퍼층(BF)이 모두 제거되지 않기 때문이다. 내측 핀 스페이서(IFS) 상에 잔류하는 버퍼층(BF)은 전세정(pre-cleaning) 공정 시 내측 핀 스페이서(IFS)의 손상을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
이후, 제2 리세스들을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다.
활성 콘택들(AC)을 형성하는 것은, 콘택 홀들을 형성하는 것, 상기 콘택 홀들을 부분적으로 채우는 배리어 패턴(BM)을 형성하는 것, 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다.
제1 층간 절연막(110) 상에는 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 내에 제1 금속층(M1)이 형성될 수 있다. 제1 금속층(M1)을 형성하는 것은, 제1 비트라인(BL1), 제2 비트라인(BL2) 및 전원 라인(VDD)을 형성하는 것을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제2 금속층(M2)이 형성될 수 있다. 제2 금속층(M2)을 형성하는 것은, 배선 패턴들(IL)을 형성하는 것을 포함할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 21을 참조하면, 내측 핀 스페이서(IFS) 상에 버퍼층(BF)이 제공되지 않을 수 있다. 즉, 버퍼층(BF)이 모두 제거됨으로써 내측 핀 스페이서(IFS) 상에 버퍼층(BF)이 잔류하지 않을 수도 있다.
도 22a 내지 도 22c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 22a를 참조하면, 도 6의 결과물 상에 스페이서막(SL)이 형성될 수 있다. 스페이서막(SL)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 양 측벽들 상에 형성될 수 있다. 스페이서막(SL)은 트렌치들(TR)을 채운 소자 분리막(ST) 상으로 연장될 수 있다. 즉, 스페이서막(SL)은 기판(100)의 전면 상에 형성될 수 있다.
스페이서막(SL)의 상부 및 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 식각될 수 있다. 이 때, 잔류하는 제1 및 제2 활성 패턴(AP1, AP2)의 상면은 소자 분리막(ST)의 상면보다 높은 레벨에 위치하되, 스페이서막(SL)의 상면과 동일한 레벨에 위치할 수 있다. 즉, 잔류하는 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 돌출될 수 있다.
도 22b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들 및 스페이서막(SL) 상에 버퍼층(BF)이 형성될 수 있다.
버퍼층(BF) 상에 제1 하드 마스크 패턴(HMP1)이 형성될 수 있다. 제1 하드 마스크 패턴(HMP1)은 제2 활성 패턴(AP2)을 부분적으로 덮을 수 있다. 제1 하드 마스크 패턴(HMP1)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 22c를 참조하면, 제1 하드 마스크 패턴(HMP1)을 식각 마스크로 하여 버퍼층(BF), 스페이서막(SL) 및 제1 활성 패턴(AP1)에 대한 식각 공정이 수행될 수 있다. 제1 하드 마스크 패턴(HMP1)에 의해 노출된 버퍼층(BF)의 일부분, 스페이서막(SL)의 일부분 및 제1 활성 패턴(AP1)의 상부가 식각될 수 있다. 이후, 제1 하드 마스크 패턴(HMP1)은 애싱 공정에 의해 제거될 수 있다.
제1 활성 패턴(AP1)의 상부에 제1 리세스들이 형성될 수 있다. 상기 제1 리세스들을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다.
도시되지는 않았지만, 제1 소스/드레인 패턴들(SD1)이 형성된 후, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)은 제1 및 제2 활성 핀들(AF1, AF2) 사이에 일부분 잔류할 수 있다.
이후, 도 20d 및 도 20e를 참조하여 설명한 공정과 실질적으로 동일한 공정이 수행될 수 있다. 도 20d를 참조하여 설명한 공정과 같이, 제1 소스/드레인 패턴들(SD1) 및 스페이서막(SL)을 덮는 버퍼층(BF)이 다시 형성될 수 있다. 버퍼층(BF) 상에 제2 하드 마스크 패턴(HMP2)이 형성될 수 있다. 제2 하드 마스크 패턴(HMP2)은 제1 활성 패턴(AP1)을 부분적으로 덮을 수 있다. 제2 하드 마스크 패턴(HMP2)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
이후, 도 20e를 참조하여 설명한 공정과 같이, 제2 하드 마스크 패턴(HMP2)을 식각 마스크로 하여 버퍼층(BF)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 버퍼층(BF)은 부분적으로 식각될 수 있다. 버퍼층(BF)은 제1 활성 패턴(AP1) 상에 잔류할 수 있다. 상기 식각 공정 이후, 제2 하드 마스크 패턴(HMP2)은 애싱 공정에 의해 제거될 수 있다.
제1 활성 패턴(AP1) 상에 잔류하는 버퍼층(BF)을 식각 마스크로 하여 스페이서막(SL) 및 제2 활성 패턴(AP2)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 버퍼층(BF)에 의해 노출된 스페이서막(SL) 및 제2 활성 패턴(AP2)이 부분적으로 식각될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장된 스페이서막(SL)이 식각될 수 있다. 이로써, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 개재되는 내측 핀 스페이서(IFS) 및 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 제공되는 외측 핀 스페이서(OFS)가 형성될 수 있다. 제2 활성 패턴(AP2)의 상부에 제2 리세스들이 형성될 수 있다.
다시 도 19를 참조하면, 제2 리세스들을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성한 후, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)이 내측 핀 스페이서(IFS) 상에 일부분 잔류할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제1 층간 절연막(110) 상에는 제2 층간 절연막(120)이, 제2 층간 절연막(120) 상에는 제3 층간 절연막(130)이 형성될 수 있다.
도 23a 내지 도 23c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 23a를 참조하면, 도 6의 결과물 상에 스페이서막(SL)을 형성할 수 있다. 스페이서막(SL)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상면 및 양 측벽들 상에 형성될 수 있다. 스페이서막(SL)은 트렌치들(TR)을 채운 소자 분리막(ST) 상으로 연장될 수 있다. 즉, 스페이서막(SL)은 기판(100)의 전면 상에 형성될 수 있다.
스페이서막(SL)의 상부 및 제1 및 제2 활성 패턴들(AP1, AP2)의 상부가 식각될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부에 각각 제1 및 제2 리세스들이 형성될 수 있다. 여기서, 제1 및 제2 리세스들은 스페이서막(SL)에 의해 정의될 수 있다. 잔류하는 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 돌출되지 않을 수 있다.
도 23b를 참조하면, 스페이서막(SL) 상에 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 제1 및 제2 리세스들을 채울 수 있다. 다시 말하면, 버퍼층(BF)의 일부분은 스페이서막(SL) 내에 개재될 수 있다.
버퍼층(BF) 상에 제1 하드 마스크 패턴(HMP1)이 형성될 수 있다. 제1 하드 마스크 패턴(HMP1)은 제2 활성 패턴(AP2)을 부분적으로 덮을 수 있다. 제1 하드 마스크 패턴(HMP1)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
도 23c를 참조하면, 제1 하드 마스크 패턴(HMP1)을 식각 마스크로 하여 버퍼층(BF) 및 스페이서막(SL)에 대한 식각 공정이 수행될 수 있다. 제1 하드 마스크 패턴(HMP1)에 의해 노출된 버퍼층(BF)의 일부분 및 스페이서막(SL)의 일부분이 식각될 수 있다. 여기서, 제1 리세스들 내부의 버퍼층(BF)이 식각될 수 있다. 제1 하드 마스크 패턴(HMP1)은 애싱 공정에 의해 제거될 수 있다.
제1 하드 마스크 패턴(HMP1)을 제거한 후, 상기 제1 리세스들을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다.
도시되지는 않았지만, 제1 소스/드레인 패턴들(SD1)이 형성된 후, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)은 제1 및 제2 활성 핀들(AF1, AF2) 사이에 일부분 잔류할 수 있다.
이후, 도 20d 및 도 20e를 참조하여 설명한 공정과 실질적으로 동일한 공정이 수행될 수 있다. 도 20d를 참조하여 설명한 공정과 같이, 제1 소스/드레인 패턴들(SD1) 및 스페이서막(SL)을 덮는 버퍼층(BF)이 다시 형성될 수 있다. 버퍼층(BF) 상에 제2 하드 마스크 패턴(HMP2)이 형성될 수 있다. 제2 하드 마스크 패턴(HMP2)은 제1 활성 패턴(AP1)을 부분적으로 덮을 수 있다. 제2 하드 마스크 패턴(HMP2)은 SOH와 같은 탄소 함유막을 포함할 수 있다.
이후, 도 20e를 참조하여 설명한 공정과 같이, 제2 하드 마스크 패턴(HMP2)을 식각 마스크로 하여 버퍼층(BF)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 버퍼층(BF)은 부분적으로 식각될 수 있다. 여기서, 제2 리세스들 내부의 버퍼층(BF)이 식각될 수 있다. 버퍼층(BF)은 제1 활성 패턴(AP1) 상에 잔류할 수 있다. 상기 식각 공정 이후, 제2 하드 마스크 패턴(HMP2)은 애싱 공정에 의해 제거될 수 있다.
이후, 제1 활성 패턴(AP1) 상에 잔류하는 버퍼층(BF)을 식각 마스크로 하여 스페이서막(SL)에 대한 식각 공정이 수행될 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 버퍼층(BF)에 의해 노출된 스페이서막(SL)이 부분적으로 식각될 수 있다. 즉, 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 상으로 연장된 스페이서막(SL)이 식각될 수 있다. 이로써, 서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 개재되는 내측 핀 스페이서(IFS) 및 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 제공되는 외측 핀 스페이서(OFS)가 형성될 수 있다.
다시 도 19를 참조하면, 제2 리세스들을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성한 후, 습식 식각 공정을 이용하여 버퍼층(BF)이 제거될 수 있다. 상기 습식 식각 공정이 완료된 후에도 버퍼층(BF)은 내측 핀 스페이서(IFS) 상에 일부분 잔류할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제1 층간 절연막(110) 상에는 제2 층간 절연막(120)이, 제2 층간 절연막(120) 상에는 제3 층간 절연막(130)이 형성될 수 있다.
도 24a 내지 도 24d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 24a 내지 도 24d를 참조하면, 에스램 셀을 갖는 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 24d 참조). 게이트 전극(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면(TS), 적어도 하나의 측벽(SW), 및 바닥면(BS) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각가의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면, 제1 활성 패턴(AP1) 상에서, 절연 패턴(IP)은 생략될 수 있다.
서로 인접하는 제1 소스/드레인 패턴들(SD1) 사이에 내측 핀 스페이서(IFS)가 개재될 수 있다. 서로 인접하는 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 외측 핀 스페이서(OFS)가 개재될 수 있다. 내측 핀 스페이서(IFS) 상에 버퍼층(BF)이 제공될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)에 각각 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 내측 핀 스페이서(IFS), 외측 핀 스페이서(OFS), 버퍼층(BF), 활성 콘택들(AC) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 2, 도 3a 내지 도 3d 및 도 4a 내지 도 4d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제2 층간 절연막(120) 내에 제1 금속층(M1)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제2 금속층(M2)이 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 제1 활성 패턴, 상기 제1 활성 패턴은 제1 방향으로 서로 인접하는 제1 활성 핀 및 제2 활성 핀을 포함하고;
    상기 제1 활성 패턴을 정의하는 소자 분리막;
    상기 제1 활성 패턴을 가로지르는 게이트 전극;
    상기 제1 활성 핀 및 상기 제2 활성 핀 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴;
    상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되는 내측 핀 스페이서; 및
    상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상에 제공되는 버퍼층을 포함하되,
    상기 내측 핀 스페이서는 상기 제1 및 제2 소스/드레인 패턴들과 각각 접촉하는 제1 내측 스페이서부 및 제2 내측 스페이서부; 및
    상기 제1 및 제2 내측 스페이서부들로부터 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막 상으로 연장되는 내측 연장부를 포함하고,
    상기 버퍼층은 상기 내측 핀 스페이서보다 높은 유전율을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 버퍼층은 상기 내측 연장부 상에 위치하고, 상기 제1 및 제2 내측 스페이서부들 사이에 개재되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인 패턴들은 각각:
    상기 내측 핀 스페이서와 접촉하는 제1 부분; 및
    상기 제1 부분 상에 제공되는 제2 부분을 포함하되,
    상기 제1 부분은 상기 제1 및 제2 활성 핀들 사이의 상기 소자 분리막과 인접하는 제1 측벽 및 상기 제1 측벽에 상기 제1 방향으로 대향하는 제2 측벽을 포함하고,
    상기 제1 부분의 상기 제1 방향으로의 최대 폭은 상기 제2 부분의 상기 제1 방향으로의 최대 폭보다 작은 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 내측 스페이서부들 각각의 상단부는 하단부보다 더 큰 상기 제1 방향으로의 폭을 갖는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 내측 스페이서부는 상기 제1 소스/드레인 패턴의 상기 제1 측벽과 접촉하고,
    상기 제2 내측 스페이서부는 상기 제2 소스/드레인 패턴의 상기 제1 측벽과 접촉하는 반도체 소자.
  6. 제3항에 있어서,
    상기 제1 활성 패턴과 상기 제1 방향으로 이격되는 상기 기판 상의 제2 활성 패턴; 및
    서로 인접하는 상기 제1 및 제2 활성 패턴들 사이에 제공되는 외측 핀 스페이서를 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 외측 핀 스페이서는 상기 제1 소스/드레인 패턴의 상기 제2 측벽에 접촉하는 외측 스페이서부를 포함하되,
    상기 외측 스페이서부의 상단부는 하단부보다 더 큰 상기 제1 방향으로의 폭을 갖는 반도체 소자.
  8. 제7항에 있어서,
    상기 외측 핀 스페이서는 상기 외측 스페이서부로부터 상기 제1 및 제2 활성 패턴들 사이의 상기 소자 분리막 상으로 연장되는 외측 연장부를 더 포함하고,
    상기 내측 핀 스페이서의 상기 제1 방향으로의 폭은 상기 외측 핀 스페이서의 상기 제1 방향으로의 폭보다 작은 반도체 소자.
  9. 제6항에 있어서,
    상기 내측 핀 스페이서의 상면의 최고 레벨과 상기 외측 핀 스페이서의 상면의 최고 레벨은 서로 실질적으로 동일한 레벨에 위치하는 반도체 소자.
  10. 제1항에 있어서,
    상기 버퍼층은 알루미늄 산화물을 포함하며, 1nm 내지 50nm의 두께를 갖는 반도체 소자.

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