KR20150131447A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판 상에 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴의 측벽 상에 상기 측벽의 상부를 노출하는 제1 스페이서를 형성하는 것, 상기 기판 상에 상기 제1 스페이서의 측벽을 덮으며, 상기 제1 스페이서의 상면을 노출하는 제1 층간 절연막을 형성하는 것, 상기 제1 층간 절연막의 상면은 상기 희생 게이트 패턴의 상면보다는 낮고 상기 제1 스페이서의 상면보다는 높게 형성되고, 상기 제1 스페이서의 상면을 덮으며, 상기 제1 층간 절연막의 상면으로 연장되는 캡핑 절연 패턴을 형성하는 것, 상기 희생 게이트 패턴을 게이트 전극 구조체로 교체하는 것 및 상기 캡핑 절연 패턴으로부터 상기 게이트 전극 구조체와 상기 제1 층간 절연막 사이에 제공되는 제2 스페이서를 상기 제1 스페이서 상에 형성하는 것을 포함하되, 상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질로 형성되는 반도체 소자의 제조 방법이 제공된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 측벽 상에 상기 측벽의 상부를 노출하는 제1 스페이서를 형성하는 것; 상기 기판 상에 상기 제1 스페이서의 측벽을 덮으며, 상기 제1 스페이서의 상면을 노출하는 제1 층간 절연막을 형성하는 것, 상기 제1 층간 절연막의 상면은 상기 희생 게이트 패턴의 상면 보다는 낮고 상기 제1 스페이서의 상면 보다는 높게 형성되고; 상기 제1 스페이서의 상면을 덮으며, 상기 제1 층간 절연막의 상면으로 연장되는 캡핑 절연 패턴을 형성하는 것; 상기 희생 게이트 패턴을 게이트 전극 구조체로 교체하는 것; 및 상기 캡핑 절연 패턴으로부터 상기 게이트 전극 구조체와 상기 제1 층간 절연막 사이에 제공되는 제2 스페이서를 상기 제1 스페이서 상에 형성하는 것을 포함하되, 상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질로 형성된다.
일 실시예에 따르면, 캡핑 절연 패턴을 형성하는 것은 상기 기판 상에 상기 희생 게이트 패턴의 상면, 상기 제1 층간 절연막 상면 및 상기 제1 스페이서의 상면을 덮는 캡핑 절연막을 콘포말하게 형성하는 것; 및 상기 희생 게이트 패턴의 상면이 노출되도록 상기 캡핑 절연막에 대해 평탄화 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 평탄화 공정은 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행되는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑 절연막은 상기 희생 게이트 패턴의 상면을 덮는 제1 부분과 상기 제1 층간 절연막의 상면을 덮는 제2 부분을 포함하고, 상기 반도체 소자의 제조 방법은 상기 캡핑 절연막의 상기 제2 부분 상에 보호 절연 패턴을 형성하는 것을 더 포함하되, 상기 보호 절연 패턴은 상기 평탄화 공정이 수행되는 동안 상기 보호 절연 패턴 아래의 상기 캡핑 절연막을 보호할 수 있다.
일 실시예에 따르면, 상기 게이트 전극 구조체는 상기 기판 상에 차례로 적층된 게이트 전극 패턴 및 게이트 캡핑 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 게이트 패턴을 상기 게이트 전극 구조체로 교체하는 것은: 상기 희생 게이트 패턴을 제거하여 상기 기판을 노출하는 게이트 트렌치를 형성하는 것; 상기 게이트 트렌치를 채우는 예비 게이트 전극 패턴을 형성하는 것; 상기 예비 게이트 전극 패턴을 리세스하여 상기 게이트 전극 패턴을 형성하는 것; 및 상기 게이트 전극 패턴 상에 상기 게이트 캡핑 패턴을 형성하는 것을 포함하되, 상기 게이트 전극 패턴의 상면은 상기 제1 스페이서의 상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 캡핑 패턴을 형성하는 것은: 상기 게이트 전극 패턴이 형성된 상기 게이트 트렌치를 채우며 상기 캡핑 절연 패턴의 상면을 덮는 게이트 캡핑막을 형성하는 것; 및 상기 제1 층간 절연막의 상면이 노출되도록 상기 게이트 캡핑막 및 상기 캡핑 절연 패턴을 평탄화하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 캡핑막 및 상기 캡핑 절연 패턴의 평탄화에 의해 상기 제2 스페이서가 형성될 수 있다.
일 실시예에 따르면, 상기 게이트 캡핑 패턴의 상면은 상기 제1 층간 절연막의 상면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 게이트 전극 패턴과 상기 기판 사이 및 상기 게이트 전극 패턴과 상기 제1 스페이서 사이에 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 희생 게이트 패턴의 양 측의 상기 기판 내에 에피택시얼 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 층간 절연막 상에 상기 게이트 전극 구조체를 덮는 제2 층간 절연막을 형성하는 것; 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 제1 에피택시얼 패턴들과 접속되는 콘택 플러그들을 형성하는 것을 더 포함하고, 상기 콘택 플러그들의 적어도 일부는 상기 제1 및 제2 스페이서들과 접촉할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 기판 상의 게이트 전극 구조체; 및 상기 게이트 전극 구조체의 측벽 상의 스페이서 구조체를 포함하되, 상기 게이트 전극 구조체는 상기 기판 상에 순차적으로 적층된 게이트 전극 패턴 및 게이트 캡핑 패턴을 포함하고, 상기 스페이서 구조체는 제1 및 제2 스페이서들을 포함하고, 상기 제2 스페이서는 상기 제1 스페이서 상에 배치되되, 상기 제1 스페이서와 상기 제2 스페이서의 사이의 계면은 상기 게이트 전극 패턴의 상면보다 높고, 상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질을 포함한다.
일 실시예에 따르면, 상기 게이트 전극 패턴과 상기 기판 사이 및 상기 게이트 전극 패턴과 상기 제1 스페이서 사이의 게이트 유전막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극 구조체의 양 측의 상기 기판 내의 에피택시얼 패턴들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극 구조체의 양 측의 상기 기판 상에 상기 에피택시얼 패턴들과 각각 접속하는 콘택 플러그들을 더 포함하고, 상기 콘택 플러그들의 적어도 일부는 상기 스페이서 구조체와 접촉할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 차례로 적층된 희생 게이트 패턴 및 게이트 마스크 패턴을 형성하는 것; 상기 차례로 적층된 희생 게이트 패턴 및 게이트 마스크 패턴의 측벽 상에 제1 스페이서를 형성하는 것; 상기 기판 상에 상기 제1 스페이서의 측벽을 덮으며 상기 게이트 마스크 패턴의 상면을 노출하는 예비 제1 층간 절연막을 형성하는 것; 상기 희생 게이트 패턴의 상면 및 측벽의 상부가 노출되도록 상기 게이트 마스크 패턴 및 상기 제1 스페이서를 식각하여, 상기 희생 게이트 구조체와 상기 예비 제1 층간 절연막 사이에 그루브를 형성하는 것; 상기 예비 제1 층간 절연막을 리세스하여 제1 층간 절연막을 형성하되, 상기 제1 층간 절연막의 상면은 상기 희생 게이트 패턴의 상면과 상기 식각된 제1 스페이서의 상면 사이에 위치하도록 형성하는 것; 상기 그루브를 채우며 상기 희생 게이트 패턴의 상면 및 상기 제1 층간 절연막의 상면으로 연장되는 캡핑 절연막을 콘포말하게 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극 구조체로 교체하는 것을 포함하고, 상기 캡핑 절연막은 상기 제1 스페이서보다 유전 상수가 높은 물질을 포함한다.
일 실시예에 따르면, 상기 게이트 전극 구조체는 상기 기판 상에 차례로 적층된 게이트 전극 패턴 및 게이트 캡핑 패턴을 포함하고, 상기 희생 게이트 패턴을 상기 게이트 전극 구조체로 교체하는 것은 상기 희생 게이트 패턴의 상면이 노출되도록 상기 캡핑 절연막에 대해 평탄화 공정을 수행하는 것, 상기 평탄화 공정에 의해 상기 캡핑 절연막으로부터 상기 희생 게이트 패턴의 상면을 노출하는 캡핑 절연 패턴이 형성되고; 상기 노출된 희생 게이트 패턴을 식각하여 상기 기판을 노출하는 게이트 트렌치를 형성하는 것; 및 상기 게이트 트렌치 내에 상기 게이트 전극 패턴 및 상기 게이트 캡핑 패턴을 순차적으로 형성하는 것을 포함하고, 상기 게이트 전극 패턴의 상면은 상기 식각된 제1 스페이서와 상기 캡핑 절연막 사이의 계면보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 전극 패턴을 형성하는 것은: 상기 게이트 트렌치를 채우며 상기 캡핑 절연 패턴 상으로 연장되는 게이트 전극막을 형성하는 것; 상기 캡핑 절연 패턴이 노출되도록 상기 게이트 전극막을 평탄화하여 상기 게이트 트렌치 내로 국한되는 예비 게이트 전극 패턴을 형성하는 것; 및 상기 예비 게이트 전극 패턴을 리세스하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 캡핑 패턴을 형성하는 것은: 상기 게이트 전극 패턴이 형성된 상기 게이트 트렌치를 채우며 상기 캡핑 절연 패턴을 덮는 게이트 캡핑막을 형성하는 것; 및 상기 제1 층간 절연막이 노출되도록 상기 게이트 캡핑막 및 상기 캡핑 절연 패턴을 평탄화하는 것을 포함하고, 상기 게이트 캡핑 패턴의 상면은 상기 제1 층간 절연막의 상면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 게이트 캡핑막 및 상기 캡핑 절연 패턴의 평탄화에 의해 상기 캡핑 절연 패턴으로부터 상기 게이트 캡핑 패턴과 상기 제1 층간 절연막 사이에 제공되는 제2 스페이서가 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법을 따르면, 제1 및 제2 스페이서들이 이중층으로 적층된 스페이서 구조체를 포함하는 전계 효과 트랜지스터가 제공될 수 있다. 본 발명의 실시예에 따르면, 제1 스페이서는 저유전율(Low-k) 물질로 형성되므로, 게이트 전극 패턴과 콘택 플러그 사이의 기생 캐패시터가 감소될 수 있다. 또한, 제2 스페이서는 층간 절연막들에 대해 식각 선택성이 높은 물질로 형성되므로, 콘택 홀 형성 공정의 공정 마진이 향상될 수 있다. 그 결과, 제조 공정의 공정 마진을 확보하면서 전기적 성능이 향상된 반도체 소자 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 2 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 Ⅰ-Ⅰ' 선에 대응하는 도면들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 20은 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)' 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다. 도 2 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 Ⅰ-Ⅰ' 선에 대응하는 도면들이다.
도 1 및 도 2를 참조하면, 기판(100) 내에 활성 영역(102)을 정의하는 소자 분리 패턴(104)이 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리 패턴(104)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 일 예로, 소자 분리 패턴(104)은 기판(100) 내에 트렌치를 형성하고, 트렌치 내에 실리콘 산화막 같은 절연 물질을 채워 형성될 수 있다. 활성 영역(102)은 소자 분리 패턴(104)에 의하여 둘러싸인 기판(100)의 일부분에 해당할 수 있다. 하나의 활성 영역(102)만 도시되었지만, 활성 영역(102)은 복수 개로 제공될 수 있다. 복수의 활성 영역들은 수평적으로 분리된 바들(bars)의 형태를 가질 수 있으며, 제1 방향(이하 x 방향)으로 연장될 수 있다. 활성 영역(102)은 제1 도전형의 도펀트로 도핑될 수 있다.
기판(100) 상에, 차례로 적층된 희생 게이트 패턴(106) 및 게이트 마스크 패턴(108)을 포함하는 희생 게이트 구조체(109)가 형성될 수 있다. 희생 게이트 구조체(109)는 활성 영역(102)을 가로지르며 일 방향으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 희생 게이트 구조체(109)는 기판(100) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 희생 게이트 구조체(109)는 복수 개로 제공될 수 있으며, 복수의 희생 게이트 구조체들(109)은 적어도 하나의 활성 영역(102)을 가로지를 수 있다. 일 예로, 하나의 활성 영역(102) 상에서 x 방향으로 상호 이격되어, x 방향과 교차하는 제2 방향(이하 y 방향)으로 연장되는 한 쌍의 희생 게이트 구조체들(109)이 제공될 수 있다. 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도시하지는 않았지만, 희생 게이트막의 형성 전에 패드 산화막(미도시)이 기판(100) 상에 형성될 수 있다. 패드 산화막(미도시)은 건식 산화(Dry Oxidation), 습식 산화(Wet Oxidation), 또는 래디컬 산화(Radical Oxidation) 공정에 의해 형성될 수 있다. 이하 설명의 간소화를 위해, x 방향으로 상호 이격되어 하나의 활성 영역(102)을 가로지르는 한 쌍의 희생 게이트 구조체들(109)이 형성된 경우를 기준으로 설명한다.
도 1 및 도 3을 참조하면, 희생 게이트 구조체들(109)의 양 측벽에 예비 제1 스페이서들(110)이 형성될 수 있다. 예비 제1 스페이서들(110)은 희생 게이트 구조체들(109)이 형성된 기판(100) 상에 예비 제1 스페이서막을 콘포멀하게 형성하고, 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이러한 예비 제1 스페이서들(110)은 희생 게이트 구조체들(109)을 따라 y 방향으로 연장될 수 있다. 예비 제1 스페이서막은 저유전율(low-k) 물질을 포함할 수 있다. 일 예로, 예비 제1 스페이서막은 SiCN 또는 SiCON과 같은 저유전율(low-k) 질화막을 포함할 수 있다.
도 1 및 도 4를 참조하면, 활성 영역(102) 내에 리세스 영역들(112)이 형성될 수 있다. 리세스 영역들(112)은 희생 게이트 구조체들(109) 및 예비 제1 스페이서들(110)을 식각 마스크로 이용하여, 활성 영역(102)을 선택적으로 식각함으로써 형성될 수 있다. 그 결과, 한 쌍의 희생 게이트 구조체들(109) 사이 및 한 쌍의 희생 게이트 구조체들(109) 양 측의 활성 영역(102) 내에 리세스 영역들(112)이 형성될 수 있다. 리세스 영역들(112)의 바닥면은 소자 분리 패턴(104)의 하면 보다 높은 위치에 형성될 수 있다. 일 실시예에 있어서, 리세스 영역들(112)의 형성을 위한 식각 공정은 이방성 식각 공정을 포함할 수 있다. 다른 실시예에 있어서, 리세스 영역들(112)의 형성을 위한 식각 공정은 습식 식각과 같은 등방성 습식 식각 공정을 포함할 수 있다. 이 경우, 도시된 바와 달리, 리세스 영역들(112)은 희생 게이트 구조체들(109)의 아래로 연장될 수 있다.
도 1 및 도 5를 참조하면, 리세스 영역들(112) 내에 에피택시얼 패턴들(114)이 형성될 수 있다. 이러한 에피택시얼 패턴들(114)은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다.
구체적으로, 에피택시얼 패턴들(114)은 기판(100)을 씨드층(seed laye)으로하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 에피택시얼 패턴들(114)은 리세스 영역들(112)을 완전히 채울 수 있다. 에피택시얼 패턴들(114)의 상면이 활성 영역(102)의 상면과 동일 평면을 갖는 것으로 도시되었으나, 에피택시얼 패턴들(114)의 상면은 활성 영역(102)의 상면보다 높을 수 있다. 또한, 도시된 바와 달리, 에피택시얼 패턴들(114)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 에피택시얼 패턴들(114)은 위로 볼록한 상면을 가질 수 있다.
에피택시얼 패턴들(114)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 에피택시얼 패턴들(114)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 에피택시얼 패턴들(114)이 기판(100)과 다른 반도체 원소를 포함함으로써, 희생 게이트 구조체들(109) 아래의 활성 영역(102) 내에 정의되는 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 에피택시얼 패턴들(114)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우 채널 영역에 압축력(compressive force)을 제공할 수 있으며, 이러한 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직하다. 다른 예로, 기판(100)이 실리콘 기판인 경우 에피택시얼 패턴들(114)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 채널 영역에 인장력(tensile force)을 제공할 수 있으며, 이러한 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직하다. 이와 같이 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 채널 영역 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
에피택시얼 패턴들(114)은 활성 영역(102)의 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 실시예에 있어서, 제2 도전형의 도펀트는 에피택시얼 패턴들(114)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 실시예에 있어서, 에피택시얼 패턴들(114)의 형성 후, 에피택시얼 패턴들(114) 내에 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 에피택시얼 패턴들(114)의 상면에 반도체 캡핑 패턴들(116)이 형성될 수 있다. 반도체 캡핑 패턴들(116)은 전계 효과 트랜지스터의 소스/드레인과 접촉하는 영역일 수 있다. 반도체 캡핑 패턴들(116)은 기판(100) 또는 에피택시얼 패턴들(114)과 동일한 반도체 원소로 형성될 수 있다. 일 예로, 반도체 캡핑 패턴들(116)은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다. 다른 예로, 반도체 캡핑 패턴들(116)은 실리콘 및 실리콘-게르마늄의 이중 막(Bi-layer)을 포함될 수 있다. 일 실시예에 따르면, 반도체 캡핑 패턴들(116)은 에피택시얼 패턴들(114)과 다른 원소로 도핑될 수 있다. 예를 들어, 에피택시얼 패턴들(114)이 실리콘-게르마늄(embedded SiGe)으로 형성된 경우, 반도체 캡핑 패턴들(116)은 낮은 게르마늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막(Layer)으로 형성될 수 있다. 이러한 보론 도핑된 막은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 수행하여 형성될 수 있다. 이로써 반도체 캡핑 패턴들(116) 상에 전계 효과 트랜지스터의 소스/드레인 접촉 시 전기 전도도가 증가될 수 있다.
도시하지는 않았지만, 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 형성될 수 있다. 이러한 금속 실리사이드는 반도체 캡핑 패턴들(116) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
도 1 및 도 6을 참조하면, 반도체 캡핑 패턴들(116)이 형성된 기판(100)의 상에 예비 제1 층간 절연막(118)이 형성될 수 있다. 예비 제1 층간 절연막(118)은 기판(100)의 전면 상에 희생 게이트 구조체들(109)을 덮는 절연막을 형성한 후, 희생 게이트 구조체들(109)의 상면을 노출하는 평탄화 공정이 수행되어 형성될 수 있다. 예비 제1 층간 절연막(118)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 예비 제1 층간 절연막(118)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다.
도 1 및 도 7을 참조하면, 예비 제1 층간 절연막(118)이 형성된 기판(100) 상에 에치백 공정이 수행되어 게이트 마스크 패턴들(108)이 제거될 수 있다. 이에 따라, 희생 게이트 패턴들(106)의 상면이 노출될 수 있다. 이러한 에치백 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 게이트 마스크 패턴들(108)이 식각 되는 동안, 예비 제1 스페이서들(110, 도 6 참조)이 함께 식각되어, 희생 게이트 패턴들(106)의 측벽의 상부를 노출하는 제1 스페이서들(122)이 형성될 수 있다. 이와 동시에 희생 게이트 패턴들(106)과 예비 제1 층간 절연막(118) 사이에 그루브들(groove, 120)이 형성될 수 있다. 이에 따라, 제1 스페이서(122)의 상면(112a)은 희생 게이트 패턴들(106)의 상면(106a)보다 낮을 수 있다. 제1 스페이서(122)의 상면의 높이(달리 얘기하면, 그루브(120)의 깊이)는 게이트 마스크 패턴들(108)을 제거하기 위한 식각 공정의 식각량을 조절하거나, 게이트 마스크 패턴들(108)의 두께를 조절함으로써 제어될 수 있다.
도 1 및 도 8을 참조하면, 예비 제1 층간 절연막(118, 도 7참조)이 리세스되어 제1 층간 절연막(124)이 형성될 수 있다.
먼저, 예비 제1 층간 절연막(118, 도 7참조)을 평탄화하는 공정이 수행될 수 있다. 이러한 평탄화 공정은 예비 제1 층간 절연막(118, 도 7참조)이 희생 게이트 패턴들(106)의 상면과 동일한 높이를 가질 때까지 수행될 수 있다. 예비 제1 층간 절연막(118, 도 7참조)의 평탄화 공정은 CMP 공정을 포함할 수 있다.
이어서, 평탄화된 예비 제1 층간 절연막을 선택적으로 제거하는 식각 공정이 수행될 수 있다. 그 결과, 희생 게이트 패턴106)의 상면(106a)보다 낮은 높이의 상면(124a)을 갖는 제1 층간 절연막(124)이 형성될 수 있다. 이 때, 제1 층간 절연막(124)의 상면(124a)은 제1 스페이서(122)의 상면(122a)보다 높게 형성될 수 있다. 즉, 제1 층간 절연막(124)의 상면(124a)은 제1 스페이서(122)의 상면(122a)과 희생 게이트 패턴106)의 상면(106a) 사이에 위치할 수 있다. 그루브들(120)은 제1 층간 절연막(124)과 희생 게이트 패턴들(106) 사이의 공간으로 재정의 될 수 있다.
도 1 및 도 9를 참조하면, 도 8의 결과물 상에 그루브들(120)을 채우는 캡핑 절연막(126)이 콘포말하게 형성될 수 있다. 즉, 캡핑 절연막(126)은 제1 스페이서(122)의 상면(122a)을 덮으며, 희생 게이트 패턴들(106)의 상면(106a) 및 제1 층간 절연막(124)의 상면(124a)으로 연장될 수 있다. 캡핑 절연막(126)은 희생 게이트 패턴들(106)의 상면(106a)을 제1 부분(126a)과 제1 층간 절연막(124)의 상면(124a)을 덮는 제2 부분(126b)을 포함할 수 있다. 캡핑 절연막(126)의 제1 부분(126a)은 제2 부분(126b)보다 높은 레벨에 위치한다. 일 실시예에 있어서, 캡핑 절연막(126)은 제1 스페이서(122)보다 유전 상수가 높은 물질로 형성될 수 있다. 일 예로, 캡핑 절연막(126)은 SiN을 포함할 수 있다. 다른 예로, 제1 스페이서(122)가 SiCN을 포함하는 경우, 캡핑 절연막(126)은 제1 스페이서(122)보다 유전 상수가 높은 SiCN을 포함할 수 있다. 이러한 캡핑 절연막(126)은 제1 층간 절연막(124) 및 후술할 제2 층간 절연막(146, 도 16 참조)에 대해 높은 식각 선택성을 가질 수 있다. 캡핑 절연막(126)은 CVD 공정 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다.
도 1 및 도 10을 참조하면, 캡핑 절연막(126)의 제2 부분(126b) 상에 보호 절연 패턴(128)이 형성될 수 있다. 보호 절연 패턴(128)은 기판(100) 상에 캡핑 절연막(126)의 상면을 덮는 보호 절연막을 콘포말하게 형성한 후, 캡핑 절연막(126)의 제1 부분(126a)을 노출하는 평탄화 공정이 수행되어 형성될 수 있다. 보호 절연막은 실리콘 산화막을 포함할 있으며, HDP-CVD(High Density Plasma CVD) 공정에 의해 형성될 수 있다. 보호 절연막의 평탄화는 에치백 또는 CMP 공정을 이용하여 수행될 수 있다.
도 1 및 도 11을 참조하면, 기판(100) 상에 도 10의 캡핑 절연막(126)의 제1 부분(126a)을 제거하는 평탄화 공정이 수행되어 희생 게이트 패턴들(106)이 노출될 수 있다. 이와 동시에, 캡핑 절연막(126, 도 10 참조)으로부터 희생 게이트 패턴들(106)을 노출하는 캡핑 절연 패턴들(132)이 형성될 수 있다. 캡핑 절연막(126, 도 10 참조)의 평탄화는 일 예로, 에치백 또는 CMP 공정을 이용하여 수행될 수 있다. 이러한 평탄화 공정이 수행되는 동안, 보호 절연 패턴(128)은 완전히 제거되지 않고 캡핑 절연 패턴들(132) 상에 잔류될 수 있다. 이에 따라, 보호 절연 패턴(128)은 그 아래의 캡핑 절연 패턴들(132)이 평탄화 공정에 의해 식각되는 것을 보호할 수 있다. 그 결과, 캡핑 절연 패턴들(132)은 게이트 트렌치(130)에 의해 노출되는 수직부(132a)와 보호 절연 패턴(128)과 제1 층간 절연막(124) 사이의 수평부(132b)를 포함할 수 있다.
도 1 및 도 12를 참조하면, 희생 게이트 패턴들(106, 도 11 참조)이 제거되어 게이트 트렌치들(130)이 형성될 수 있다. 게이트 트렌치들(130)은 희생 게이트 패턴들(106, 도 11 참조)을 선택적으로 제거하는 식각 공정이 수행되어 형성될 수 있다. 이러한 게이트 트렌치들(130)은 기판(100)의 상면을 노출하며, y 방향으로 연장될 수 있다.
도 1 및 도 13을 참조하면, 각각의 게이트 트렌치들(130) 내에 게이트 유전막(134) 및 예비 게이트 전극 패턴(136)이 형성될 수 있다.
먼저, 게이트 트렌치들(130)이 형성된 기판(100)의 전면상에 게이트 유전막(134)이 형성될 수 있다. 게이트 유전막(134)은 게이트 트렌치들(130)을 채우지 않도록 콘포말하게 형성될 수 있다. 즉, 게이트 유전막(134)은 게이트 트렌치들(130)의 바닥면을 덮으며, 게이트 트렌치들(130)에 의해 노출되는 측벽 및 보호 절연 패턴(128, 도 12 참조) 상으로 연장될 수 있다. 게이트 유전막(134)은 ALD(Atomic Layer Deposition) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 실시예에 있어서, 게이트 유전막(134)은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 유전막(134) 상에 게이트 트렌치들(130)을 채우는 게이트 전극막을 형성하고, 캡핑 절연 패턴(132)의 상면이 노출될 때까지 게이트 전극막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 게이트 트렌치들(130) 내에 게이트 유전막(134) 및 예비 게이트 전극 패턴(136)이 국소적으로 형성될 수 있다. 이러한 게이트 유전막(134) 및 예비 게이트 전극 패턴(136)은 y 방향으로 연장될 수 있다. 일 실시예에 있어서, 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 이러한 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 게이트 전극막의 평탄화 공정은 CMP 공정을 포함할 수 있다. 이러한 평탄화 공정에 의해 도 12의 보호 절연 패턴(128)은 전부 제거될 수 있고, 캡핑 절연 패턴(132)의 수직부(132a)와 수평부(132b)는 동일 평면의 상면을 가질 수 있다.
도 1 및 도 14를 참조하면, 예비 게이트 전극 패턴들(136, 도 13 참조)의 상부가 리세스되어 게이트 전극 패턴들(138)이 형성될 수 있다.
구체적으로, 게이트 전극 패턴들(138)은 도 13의 결과물 상에 예비 게이트 전극 패턴들(136, 도 13 참조)을 선택적으로 제거하는 식각 공정이 수행되어 형성될 수 있다. 이러한 식각 공정은 게이트 전극 패턴들(138)의 상면(138a)이 제1 스페이서들(122)의 상면(122a)보다 낮은 레벨에 위치할 때까지 수행될 수 있다. 즉, 게이트 전극 패턴들(138)의 상면(138a)은 제1 스페이서들(122)의 상면(122a)보다 낮을 수 있다. 일 실시예에 있어서, 게이트 전극 패턴들(138)의 형성 후, 게이트 전극 패턴(138)의 상면(138a)보다 높은 레벨에 위치하는 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 게이트 유전막(134)은 게이트 전극 패턴(138)과 기판(100) 사이 및 게이트 전극 패턴(138)과 제1 스페이서들(122) 사이에 제공될 수 있다. 다른 실시예에 있어서, 도시된 바와 달리, 게이트 유전막(134)은 후술할 게이트 전극 패턴(138) 상의 게이트 캡핑막(140)과 캡핑 절연 패턴(132) 사이에도 잔존할 수 있다. 즉, 게이트 전극 패턴(138)의 형성 후 게이트 유전막(134)의 제거 공정이 수행되지 않을 수 있다.
이어서, 게이트 전극 패턴들(138)의 상면을 덮는 게이트 캡핑막(140)이 형성될 수 있다. 게이트 캡핑막(140)은 게이트 전극 패턴들(138)이 형성된 게이트 트렌치들(130)의 나머지 부분을 채우며, 캡핑 절연 패턴(132)의 상면을 덮을 수 있다. 게이트 캡핑막(140)은 제1 층간 절연막(124) 및 후술할 제2 층간 절연막(146, 도 16 참조)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 게이트 캡핑막(140)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 게이트 캡핑막(140)은 CVD 공정에 의해 형성될 수 있다.
도 1 및 도 15를 참조하면, 도 14의 게이트 캡핑막(140)을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(142) 및 제2 스페이서들(144)이 형성될 수 있다. 게이트 캡핑막(140, 도 14 참조)의 평탄화 공정은 CMP 공정을 포함할 수 있다. 이러한 평탄화 공정은 제1 층간 절연막(124)의 상면(124a)이 노출될 때까지 수행될 수 있다. 그 결과, 게이트 캡핑막(140, 도 14 참조)으로부터 게이트 캡핑 패턴들(142)이 형성될 수 있다. 이와 동시에, 캡핑 절연 패턴(132, 도 14 참조)으로부터 게이트 캡핑 패턴들(142)과 제1 층간 절연막 사이에 제공되는 제2 스페이서들(144)이 형성될 수 있다. 게이트 캡핑 패턴(142)은 각각의 게이트 전극 패턴들(138) 상에 형성되어, 게이트 전극 패턴(138)을 따라 y 방향으로 연장될 수 있다. 제2 스페이서(144)는 각각의 제1 스페이서들(122) 상에 형성되어, 제1 스페이서(122)를 따라 y 방향으로 연장될 수 있다. 평탄화 공정에 의해, 제1 층간 절연막(124)의 상면(124a)은 게이트 캡핑 패턴(142)의 상면(142a)과 실질적으로 공면을 이룰 수 있다. 이러한 게이트 전극 패턴(138) 및 게이트 캡핑 패턴(142)은 게이트 전극 구조체(GE)를 구성할 수 있으며, 제1 스페이서(122) 및 제2 스페이서(144)는 스페이서 구조체(SP)를 구성할 수 있다.
도 1 및 도 16을 참조하면, 도 15의 결과물 상에 제2 층간 절연막(146)이 형성될 수 있다. 제2 층간 절연막(146)은 실리콘 산화막 또는 저유전율(low-k) 산화막을 포함할 수 있다. 일 예로, 저유전율 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 이러한 제 2 층간 절연막은 CVD 공정에 의해 형성될 수 있다.
이어서, 제2 층간 절연막(146) 및 제1 층간 절연막(124)을 관통하여 반도체 캡핑 패턴들(116)의 상면을 노출하는 콘택 홀들(148)이 형성될 수 있다. 이러한 콘택 홀들(148)은 스페이서 구조체들(SP)의 적어도 일부를 노출할 수 있다. 즉, 콘택 홀들(148)의 각각은 스페이서 구조체(SP)에 자기 정렬(self-align) 되는 자기 정렬 콘택 홀(self-align contact hole)일 수 있다. 구체적으로, 콘택 홀들(148)은 제2 층간 절연막(146) 상에 콘택 홀들(148)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 포토레지스트 패턴(미도시)은 콘택 홀들(148)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다. 스페이서 구조체(SP)의 제2 스페이서(144)는 제1 및 제2 층간 절연막들(124, 146)에 대해 식각 선택성이 높은 물질로 형성되므로, 콘택 홀(148)의 형성을 위한 식각이 진행되는 동안 콘택 홀(148)에 의해 노출되는 제2 스페이서(144)의 식각이 저지될 수 있다. 만일, 스페이서 구조체(SP)가 제1 스페이서(122)와 같은 저유전율(low-k) 물질로 형성된다면, 콘택 홀(148)의 형성 시 콘택 홀(148)에 의해 노출되는 스페이서 구조체(SP)의 상부가 식각 되어 게이트 전극 패턴(138)이 노출될 우려가 있다. 이러한 경우, 콘택 홀 형성을 위한 공정의 엄격한 정밀도를 요구하게 된다. 이에 반해, 본 발명의 실시예에 따르면, 저유전율 물질을 포함하는 제1 스페이서(122) 상에 제1 스페이서(122) 보다 식각 저항성이 높은 제2 스페이서(144)가 형성됨으로써, 콘택 홀 형성을 위한 식각이 진행되는 동안 제1 스페이서(122)가 제2 스페이서(144)에 의해 보호될 수 있다. 그 결과, 게이트 전극 패턴(138)이 노출될 우려가 해소될 수 있다. 결론적으로, 본 발명의 실시예에 따른 이중층 구조의 스페이서 구조체(SP)를 형성함으로써, 콘택 홀 형성을 위한 식각 공정의 공정 마진을 확보할 수 있다.
도 1 및 도 17을 참조하면, 콘택 홀들(148) 내에 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(150)이 형성될 수 있다. 이러한 콘택 플러그들(150)은 스페이서 구조체들(SP)의 적어도 일부와 접촉할 수 있다. 즉 콘택 플러그들(150) 각각은 스페이서 구조체(SP)에 자기 정렬(self-align) 되는 자기 정렬 콘택(self-align contact)일 수 있다. 구체적으로, 콘택 플러그들(150)은 콘택 홀들(148)이 형성된 기판(100) 상에 콘택 홀들(148)을 채우도록 도전성 물질막을 형성하고, 제2 층간 절연막(146)의 상면을 노출하는 평탄화 공정을 수행하여 형성될 수 있다. 도전성 물질막은 금속 물질(예를 들면, 텅스텐)을 포함할 수 있다. 일 실시예에 있어서, 도전성 물질막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 증착하는 것을 포함할 수 있다.
도 1 및 도 17을 다시 참조하여, 본 발명의 실시예들에 따른 반도체 소자가 설명된다. 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상의 게이트 전극 구조체(GE)를 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100) 내에 활성 영역(102)을 정의하는 소자 분리 패턴(104)이 배치될 수 있다. 소자 분리 패턴(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 활성 영역(102)은 소자 분리 패턴(104)에 의하여 둘러싸인 기판(100)의 일부분에 해당할 수 있다. 하나의 활성 영역(102)만 도시되었지만, 활성 영역(102)은 복수 개로 제공될 수 있다. 복수의 활성 영역들은 수평적으로 분리된 바들(bars)의 형태를 가질 수 있으며, 제1 방향(이하 x 방향)으로 연장될 수 있다. 활성 영역(102)은 제1 도전형을 가질 수 있다.
게이트 전극 구조체(GE)는 기판(100) 상에 순차적으로 적층된 게이트 전극 패턴(138) 및 게이트 캡핑 패턴(142)을 포함할 수 있다. 일 실시예에 있어서, 게이트 전극 패턴(138)은 금속 게이트(metal gate)일 수 있다. 일 예로, 게이트 전극 패턴(138)은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴(142)은 제1 및 제2 층간 절연막들(124, 146)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 게이트 캡핑 패턴(142)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
게이트 전극 구조체(GE)는 활성 영역(102)을 가로지르며 일 방향으로 연장되는 라인 형태(line shape) 또는 바 형태((bar shape)를 가질 수 있다. 게이트 전극 구조체(GE) 복수 개로 제공될 수 있으며, 복수의 게이트 전극 구조체(GE)들은 적어도 하나의 활성 영역(102)을 가로지를 수 있다. 일 예로, 한 쌍의 게이트 전극 구조체들(GE)은, 하나의 활성 영역(102) 상에서 x 방향으로 상호 이격되어, x 방향과 교차하는 제2 방향(이하 y 방향)으로 연장될 수 있다. 이하 설명의 간소화를 위해, x 방향으로 상호 이격되어 하나의 활성 영역(102)을 가로지르는 한 쌍의 게이트 전극 구조체들(GE)을 기준으로 설명한다.
게이트 전극 구조체들(GE)의 양 측벽 상에 스페이서 구조체들(SP)이 배치될 수 있다. 이러한 스페이서 구조체들(SP)은 게이트 전극 구조체들(GE)을 따라 y방향으로 연장될 수 있다. 각각의 스페이서 구조체들(SP)은 제1 스페이서(122) 및 제1 스페이서(122) 상의 제2 스페이서(144)를 포함할 수 있다. 즉, 스페이서 구조체(SP)는 제1 및 제2 스페이서들(122, 144)이 적층된 이중층 구조일 수 있다. 제1 스페이서(122)의 상면(122a)은 게이트 전극 패턴(138)의 상면(138a)보다 높을 수 있다. 달리 얘기하면, 제1 스페이서(122)와 제2 스페이서(144) 사이의 계면(122a)은 게이트 전극 패턴(138)의 상면(138a)보다 높은 위치에 있을 수 있다.
제1 스페이서(122)는 저유전율(low-k) 물질을 포함할 수 있다. 일 예로, 제1 스페이서(122)는 SiCN 또는 SiCON과 같은 저유전율(low-k) 질화막을 포함할 수 있다. 제1 스페이서(122)가 저유전 상수를 갖는 물질을 포함함으로써, 게이트 전극 패턴(138)과 콘택 플러그(150) 사이의 기생 캐패시터가 감소될 수 있다. 제2 스페이서(144)는 제1 스페이서(122)보다 유전 상수가 높은 물질을 포함할 수 있다. 일 예로, 제2 스페이서(144)는 SiN을 포함할 수 있다. 다른 예로, 제1 스페이서(122)가 SiCN을 포함하는 경우, 제2 스페이서(144)는 제1 스페이서(122)보다 유전 상수가 높은 SiCN을 포함할 수 있다. 일반적으로 유전 상수가 큰 물질일수록 일 에천트에 대한 상대적인 식각 저항성이 높아지므로, 제2 스페이서(144)의 층간 절연막들(124, 146)에 대한 식각 선택비는 제1 스페이서(122)의 층간 절연막들(124, 146)에 대한 식각 선택비 보다 더 높을 수 있다.
게이트 전극 패턴(138)과 기판(100) 사이 및 게이트 전극 패턴(138)과 제1 스페이서(122) 사이에 게이트 유전막(134)이 배치될 수 있다. 게이트 유전막(134)은 게이트 전극 패턴(138)을 따라 y 방향으로 연장될 수 있다. 일 실시예에 있어서, 게이트 유전막(134)은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 다른 실시예에 있어서, 게이트 유전막(134)은 제1 스페이서(122)의 측벽을 따라 제2 스페이서(144)와 게이트 캡핑 패턴(142) 사이로 연장될 수 있다.
한 쌍의 게이트 전극 구조체들(GE) 사이 및 한 쌍의 게이트 구조체들(GE)의 양측의 활성 영역(102) 내에 에피택시얼 패턴들(114)이 배치될 수 있다. 이러한 에피택시얼 패턴들(114)은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다. 에피택시얼 패턴들(114)의 상면은 활성 영역(102)의 상면과 같거나 높을 수 있다. 에피택시얼 패턴들(114)은 평평한 상면을 갖는 것으로 도시되었으나, 다른 실시예에서 에피택시얼 패턴들(114)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 에피택시얼 패턴들(114)은 위로 볼록한 상면을 가질 수 있다. 에피택시얼 패턴들(114)의 하면은 소자 분리 패턴(104)의 하면 보다 높은 위치에 있을 수 있다.
에피택시얼 패턴들(114)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 에피택시얼 패턴들(114)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 에피택시얼 패턴들(114)이 기판(100)과 다른 반도체 원소를 포함함으로써, 게이트 전극 구조체들(GE) 아래의 활성 영역(102) 내에 정의되는 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 에피택시얼 패턴들(114)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우 채널 영역에 압축력(compressive force)을 제공할 수 있으며, 이러한 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직하다. 다른 예로, 기판(100)이 실리콘 기판(100)인 경우 에피택시얼 패턴들(114)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 채널 영역에 인장력(tensile force)을 제공할 수 있으며, 이러한 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직하다. 이와 같이 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 채널 영역 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 에피택시얼 패턴들(114)은 활성 영역(102)과 다른 제2 도전형을 가질 수 있다.
각각의 에피택시얼 패턴들(114) 상에 반도체 캡핑 패턴(116)이 배치될 수 있다. 반도체 캡핑 패턴들(116)은 전계 효과 트랜지스터의 소스/드레인과 접촉하는 영역일 수 있다. 반도체 캡핑 패턴들(116)은 기판(100) 또는 에피택시얼 패턴들(114)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 반도체 캡핑 패턴들(116)은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다. 다른 예로, 반도체 캡핑 패턴들(116)은 실리콘 및 실리콘-게르마늄의 이중 막(Bi-layer)을 포함할 수 있다. 일 실시예에 따르면, 반도체 캡핑 패턴들(116)은 에피택시얼 패턴들(114)과 다른 원소로 도핑될 수 있다. 예를 들어, 에피택시얼 패턴들(114)이 실리콘-게르마늄(embedded SiGe)을 포함하는 경우, 반도체 캡핑 패턴들(116)은 낮은 게르마늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막(Layer)을 포함할 수 있다. 이로써 반도체 캡핑 패턴들(116) 상에 전계 효과 트랜지스터의 소스/드레인 접촉 시 전기 전도도가 증가될 수 있다.
도시하지는 않았지만, 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다. 이러한 금속 실리사이드는 반도체 캡핑 패턴들(116) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
기판(100) 상에 제 1 층간 절연막(124)이 배치될 수 있다. 제1 층간 절연막(124)의 상면(124a)은 게이트 전극 구조체들(GE)의 상면(142a)과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(124)은 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(124) 상에 게이트 전극 구조체들(GE)을 덮는 제2 층간 절연막(146)이 배치될 수 있다. 제2 층간 절연막(146)은 실리콘 산화막 또는 저유전율(low-k) 산화막을 포함할 수 있다. 일 예로, 저유전율 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 도시하지는 않았지만, 기판(100)과 제1 층간 절연막(124) 사이에 실리콘 산화막과 같은 패드 산화막(미도시)이 더 배치될 수 있다.
기판(100) 상에 제2 층간 절연막(146) 및 제1 층간 절연막(124)을 관통하여 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(150)이 배치될 수 있다. 평면적 관점에서, 콘택 플러그들(150)은 반도체 캡핑 패턴들(116) 또는 에피택시얼 패턴들(114)과 정렬될 수 있다. 콘택 플러그들(150)은 금속 물질(예를 들면, 텅스텐)을 포함할 수 있다. 일 실시예에 있어서, 콘택 플러그들(150)은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)의 적층막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법을 따르면, 제1 및 제2 스페이서들(122, 144)이 이중층으로 적층된 스페이서 구조체(SP)를 포함하는 전계 효과 트랜지스터가 제공될 수 있다. 본 발명의 실시예에 따르면, 제1 스페이서는 저유전율(Low-k) 물질로 형성되므로, 게이트 전극 패턴(138)과 콘택 플러그(150) 사이의 기생 캐패시터가 감소될 수 있다. 또한, 제2 스페이서(144)는 층간 절연막들(124, 146)에 대해 식각 선택성이 높은 물질로 형성되므로, 콘택 홀(148) 형성 공정의 공정 마진이 향상될 수 있다. 그 결과, 제조 공정의 공정 마진을 확보하면서 전기적 성능이 향상된 반도체 소자 및 그 제조 방법이 제공될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 18을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 제 1 부하 트랜지스터(TL1)의 게이트 전극은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 제 2 부하 트랜지스터(TL2)의 게이트 전극은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 19의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 20은 전자 시스템(도 19의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 19의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴의 측벽 상에 상기 측벽의 상부를 노출하는 제1 스페이서를 형성하는 것;
    상기 기판 상에 상기 제1 스페이서의 측벽을 덮으며, 상기 제1 스페이서의 상면을 노출하는 제1 층간 절연막을 형성하는 것, 상기 제1 층간 절연막의 상면은 상기 희생 게이트 패턴의 상면보다는 낮고 상기 제1 스페이서의 상면보다는 높게 형성되고;
    상기 제1 스페이서의 상면을 덮으며, 상기 제1 층간 절연막의 상면으로 연장되는 캡핑 절연 패턴을 형성하는 것;
    상기 희생 게이트 패턴을 게이트 전극 구조체로 교체하는 것; 및
    상기 캡핑 절연 패턴으로부터 상기 게이트 전극 구조체와 상기 제1 층간 절연막 사이에 제공되는 제2 스페이서를 상기 제1 스페이서 상에 형성하는 것을 포함하되,
    상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질로 형성되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캡핑 절연 패턴을 형성하는 것은:
    상기 기판 상에 상기 희생 게이트 패턴의 상면, 상기 제1 층간 절연막 상면 및 상기 제1 스페이서의 상면을 덮는 캡핑 절연막을 콘포말하게 형성하는 것; 및
    상기 희생 게이트 패턴의 상면이 노출되도록 상기 캡핑 절연막에 대해 평탄화 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 캡핑 절연막은 상기 희생 게이트 패턴의 상면을 덮는 제1 부분과 상기 제1 층간 절연막의 상면을 덮는 제2 부분을 포함하고,
    상기 반도체 소자의 제조 방법은 상기 캡핑 절연막의 상기 제2 부분 상에 보호 절연 패턴을 형성하는 것을 더 포함하되,
    상기 보호 절연 패턴은 상기 평탄화 공정이 수행되는 동안 상기 보호 절연 패턴 아래의 상기 캡핑 절연막을 보호하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극 구조체는 상기 기판 상에 차례로 적층된 게이트 전극 패턴 및 게이트 캡핑 패턴을 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 희생 게이트 패턴을 상기 게이트 전극 구조체로 교체하는 것은:
    상기 희생 게이트 패턴을 제거하여 상기 기판을 노출하는 게이트 트렌치를 형성하는 것;
    상기 게이트 트렌치를 채우는 예비 게이트 전극 패턴을 형성하는 것;
    상기 예비 게이트 전극 패턴을 리세스하여 상기 게이트 전극 패턴을 형성하는 것; 및
    상기 게이트 전극 패턴 상에 상기 게이트 캡핑 패턴을 형성하는 것을 포함하되,
    상기 게이트 전극 패턴의 상면은 상기 제1 스페이서의 상면보다 낮은 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 캡핑 패턴을 형성하는 것은:
    상기 게이트 전극 패턴이 형성된 상기 게이트 트렌치를 채우며 상기 캡핑 절연 패턴의 상면을 덮는 게이트 캡핑막을 형성하는 것; 및
    상기 제1 층간 절연막의 상면이 노출되도록 상기 게이트 캡핑막 및 상기 캡핑 절연 패턴을 평탄화하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 캡핑막 및 상기 캡핑 절연 패턴의 평탄화에 의해 상기 제2 스페이서가 형성되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 희생 게이트 패턴의 양 측의 상기 기판 내에 에피택시얼 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 기판 상의 게이트 전극 구조체; 및
    상기 게이트 전극 구조체의 측벽 상의 스페이서 구조체를 포함하되,
    상기 게이트 전극 구조체는 상기 기판 상에 순차적으로 적층된 게이트 전극 패턴 및 게이트 캡핑 패턴을 포함하고,
    상기 스페이서 구조체는 제1 및 제2 스페이서들을 포함하고,
    상기 제2 스페이서는 상기 제1 스페이서 상에 배치되되, 상기 제1 스페이서와 상기 제2 스페이서의 사이의 계면은 상기 게이트 전극 패턴의 상면보다 높고,
    상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 게이트 전극 패턴과 상기 기판 사이 및 상기 게이트 전극 패턴과 상기 제1 스페이서 사이에 게이트 유전막을 더 포함하는 반도체 소자.
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