KR20160014195A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로, 활성 패턴이 제공된 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 게이트 전극 상의 게이트 캡핑 패턴을 포함할 수 있다. 이때, 상기 게이트 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 크고, 상기 게이트 캡핑 패턴은, 상기 게이트 전극의 양 측벽들을 덮으며 상기 기판을 향하여 연장된 연장부를 포함할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 장치는, 활성 패턴이 제공된 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 게이트 전극 상의 게이트 캡핑 패턴을 포함할 수 있다. 이때, 상기 게이트 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 크고, 상기 게이트 캡핑 패턴은, 상기 게이트 전극의 양 측벽들을 덮으며 상기 기판을 향하여 연장된 연장부를 포함할 수 있다.
상기 반도체 장치는, 상기 게이트 전극과 상기 기판 사이에 개재된 게이트 유전막; 및 상기 게이트 전극의 양 측의 상기 활성 패턴 상의 에피택시얼 패턴들을 더 포함할 수 있다.
상기 반도체 장치는, 상기 게이트 전극의 양 측의 상기 기판 상에 상기 에피택시얼 패턴들과 각각 접속하는 콘택 플러그들을 더 포함하고, 상기 콘택 플러그들의 적어도 일부는 상기 게이트 캡핑 패턴과 접촉할 수 있다.
상기 게이트 캡핑 패턴은, 그의 상부에 상기 기판의 상면에 수직한 방향으로 연장된 심을 포함할 수 있다.
상기 게이트 캡핑 패턴의 상기 폭은, 상기 게이트 캡핑 패턴의 하부에서 상부로 갈수록 증가할 수 있다.
상기 반도체 장치는, 상기 게이트 전극의 상기 양 측벽들 상의 스페이서 구조체들을 더 포함하고, 상기 게이트 캡핑 패턴은 상기 스페이서 구조체들 상에 배치되되, 상기 연장부와 상기 스페이서 구조체들 사이의 계면은 상기 게이트 전극의 상면보다 낮을 수 있다.
상기 연장부의 바닥면은 상기 기판의 상면과 직접 접촉할 수 있다.
상기 반도체 장치는, 상기 활성 패턴으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 활성 핀을 더 포함하고, 상기 게이트 전극은 상기 활성 핀을 가로지르고, 상기 게이트 유전막은 상기 게이트 전극의 바닥면을 따라 연장되어 상기 활성 핀의 상면 및 측벽들을 덮을 수 있다.
상기 활성 핀은 상기 에피택시얼 패턴들 사이에 개재되고 상기 게이트 전극 아래에 위치하며, 상기 게이트 전극은, 상기 활성 핀의 양 측벽들과 마주보는 제1 부분들, 및 상기 활성 핀 상에 배치되어 상기 제1 부분들을 연결하는 제2 부분을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 장치는, 기판 상의 도전 패턴; 상기 도전 패턴의 양 측에 배치된 층간 절연막; 및 상기 도전 패턴 상의 캡핑 패턴을 포함할 수 있다. 이때, 상기 캡핑 패턴은, 상기 도전 패턴의 양 측벽들을 덮으며 상기 기판을 향하여 연장된 연장부를 포함하고, 상기 캡핑 패턴은 상기 층간 절연막과 직접 접촉하며, 상기 캡핑 패턴의 폭은, 상기 캡핑 패턴의 하부에서 상부로 갈수록 증가할 수 있다.
본 발명의 다른 개념에 따른, 반도체 장치의 제조 방법은, 기판 상에 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 양 측벽들 상에 스페이서들을 형성하는 것; 상기 스페이서들의 측벽을 덮으며, 상기 스페이서들의 상면을 노출하는 제1 층간 절연막을 형성하는 것; 상기 희생 게이트 패턴을 예비 게이트 전극으로 교체하는 것; 상기 예비 게이트 전극 및 상기 스페이서들을 리세스하여, 게이트 전극 및 상기 게이트 전극 상에 리세스된 영역을 형성하는 것; 및 상기 게이트 전극의 상면 및 양 측벽들을 덮고 상기 리세스된 영역을 채우는 게이트 캡핑 패턴을 형성하는 것을 포함할 수 있다.
상기 게이트 전극의 상기 상면은, 상기 리세스된 영역의 최하부의 바닥면보다 높을 수 있다.
상기 제조 방법은, 상기 희생 게이트 패턴의 양 측의 상기 기판 상에 에피택시얼 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 제1 층간 절연막 상에 상기 게이트 캡핑 패턴을 덮는 제2 층간 절연막을 형성하는 것; 및 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 에피택시얼 패턴들과 접속되는 콘택 플러그들을 형성하는 것을 더 포함하고, 상기 콘택 플러그들의 적어도 일부는 상기 게이트 캡핑 패턴과 접촉할 수 있다.
상기 게이트 캡핑 패턴을 형성하는 것은: 상기 기판 상에, 상기 게이트 전극의 상면, 상기 게이트 전극의 양 측벽들 및 상기 리세스된 영역의 내측벽을 덮는 게이트 캡핑 절연막을 콘포말하게 형성하는 것; 및 상기 층간 절연막의 상면과 공면을 이루도록 상기 게이트 캡핑 절연막에 대해 평탄화 공정을 수행하는 것을 포함할 수 있다.
상기 게이트 캡핑 절연막은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다.
상기 리세스된 영역을 형성하는 것은: 상기 예비 게이트 전극의 상부를 리세스하여 상기 게이트 전극을 형성하는 것; 및 상기 스페이서들을 리세스하여 스페이서 구조체들을 형성하는 것을 포함하고, 상기 리세스된 영역은, 상기 게이트 전극의 양 측벽들을 노출할 수 있다.
상기 리세스된 영역을 형성하는 것은 상기 기판의 상면의 일부를 노출할 수 있다.
상기 리세스된 영역을 형성하는 것은, 상기 스페이서들과 접하는 상기 제1 층간 절연막의 일부를 리세스하는 것을 포함하고, 상기 리세스된 영역은 경사진 내측벽을 가질 수 있다.
상기 리세스된 영역의 폭은, 상기 리세스된 영역의 하부에서 상부로 갈수록 증가할 수 있다.
본 발명에 따른 반도체 장치는, 게이트 전극 상에 넓게 형성된 게이트 캡핑 패턴을 이용하여, 콘택 플러그들과 상기 게이트 전극과의 쇼트 없이, 상기 콘택 플러그들을 효과적으로 자기 정렬(self-align) 시킬 수 있다. 그 결과, 제조 공정의 공정 마진을 확보하면서 전기적 성능이 향상된 반도체 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 일 예에 따른 반도체 장치로서, 도 1의 I-I'선에 따른 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예들에 따른 반도체 장치의 일 예의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 장치의 다른 예로서, 도 1의 I-I'선에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 장치의 다른 예의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I'선에 따른 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I’선에 따른 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I'선에 따른 단면도이다.
도 11a 내지 도 11e는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다.
도 12a는 본 발명의 다른 실시예들에 따른 반도체 장치의 일 예를 설명하기 위한 사시도이다.
도 12b는 도 12a의 I-I'선 및 II-II'선 에 따른 단면도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
실시예 1
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 일 예에 따른 반도체 장치로서, 도 1의 I-I'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100) 내에 활성 패턴(AP)을 정의하는 소자 분리 패턴(104)이 배치될 수 있다. 상기 소자 분리 패턴(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 상기 활성 패턴(AP)은 상기 소자 분리 패턴(104)에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성 패턴(AP)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장된 라인 형태(line shape) 또는 바 형태(bar shape)를 가질 수 있다. 하나의 활성 패턴(AP)만 도시되었지만, 상기 활성 패턴(AP)은 복수 개로 제공될 수 있다. 복수의 활성 패턴들(AP)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴(AP)은 제1 도전형을 가질 수 있다.
상기 기판(100) 상에 게이트 전극들(135)이 배치될 수 있다. 일 예로, 상기 게이트 전극들(135)은 금속 게이트(metal gate)일 수 있다. 보다 구체적으로, 상기 게이트 전극들(135)은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극들(135) 각각은 상기 활성 패턴(AP)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)를 가질 수 있다. 복수의 상기 게이트 전극들(135)은 적어도 하나의 상기 활성 패턴(AP)을 가로지를 수 있다. 일 예로, 한 쌍의 게이트 전극들(135)은, 하나의 상기 활성 패턴(AP) 상에서 상기 제2 방향(D2)으로 상호 이격되어, 상기 제1 방향(D1)으로 연장될 수 있다. 이하 설명의 간소화를 위해, 상기 제2 방향(D2)으로 상호 이격되어 하나의 상기 활성 패턴(AP)을 가로지르는 한 쌍의 게이트 전극들(135)을 기준으로 설명한다.
상기 게이트 전극들(135) 각각의 양 측벽들 상에 스페이서 구조체들(125)이 배치될 수 있다. 상기 스페이서 구조체들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스페이서 구조체들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 낮을 수 있다. 상기 스페이서 구조체들(125)은 SiO2, SiCN, SiCON SiN, 또는 이들의 조합을 포함할 수 있다. 다른 예로, 상기 스페이서 구조체들(125)은 각각 SiO2, SiCN, SiCON 및 SiN의 조합을 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극들(135)과 상기 기판(100) 사이, 및 상기 게이트 전극들(135)과 상기 스페이서 구조체들(125) 사이에 게이트 유전막들(134)이 배치될 수 있다. 일 예에 있어서, 상기 게이트 유전막들(134)은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극들(135) 상에 게이트 캡핑 패턴들(140)이 각각 배치될 수 있다. 상기 게이트 캡핑 패턴들(140)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑 패턴들(140) 각각의 폭은 상기 게이트 전극들(135) 각각의 폭보다 클 수 있다. 나아가, 상기 게이트 캡핑 패턴들(140) 각각은, 상기 게이트 전극(135)의 양 측벽들을 덮으며 상기 기판(100)을 향하여 연장된 한 쌍의 연장부들(145)을 포함할 수 있다. 즉, 상기 연장부들(145)은 제3 방향(D3)의 반대 방향으로 연장될 수 있으며, 여기서 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직하고, 상기 기판(100)의 위 방향일 수 있다. 이로써, 상기 게이트 캡핑 패턴들(140)은 상기 게이트 전극들(135)의 상면, 및 상기 게이트 전극들(135)의 상부의 양 측벽들을 덮을 수 있다. 상기 한 쌍의 연장부들(145)의 바닥면은 상기 스페이서 구조체들(125)의 상면, 및 상기 게이트 유전막(134)의 상면과 접촉할 수 있다. 이때, 상기 연장부들(145)과 상기 스페이서 구조체들(125) 사이의 계면은 상기 게이트 전극(135)의 상면보다 낮을 수 있다.
상기 게이트 캡핑 패턴들(140)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 특히, 일반적으로 유전 상수가 큰 물질일수록 일 에천트에 대한 상대적인 식각 저항성이 높아지므로, 상기 게이트 캡핑 패턴들(140)은 상기 제1 및 제2 층간 절연막들(150, 155)보다 유전 상수가 높은 물질을 포함할 수 있다. 일 예로, 상기 게이트 캡핑 패턴들(140)은 SiON, SiCN, SiCON, SiN, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캡핑 패턴들(140)은 단차 도포성(step coverage)이 높은 증착 공정을 이용하여 형성될 수 있다. 상기 증착 공정은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)을 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 게이트 캡핑 패턴들(140)은, 콘택 플러그들(165)을 형성하는 과정 동안 상기 게이트 전극들(135)을 보호할 수 있는 충분한 두께를 가질 수 있다. 상기 콘택 플러그들(165) 형성을 위한 식각 공정에 있어서, 상기 게이트 캡핑 패턴들(140)은 상기 스페이서 구조체들(125)을 대신하여 상기 게이트 전극들(135)의 상부를 보호할 수 있다. 이로써, 상기 콘택 플러그들(165)과 상기 게이트 전극들(135)과의 전기적인 쇼트 없이, 상기 콘택 플러그들(165)을 효과적으로 자기 정렬(self-align) 시킬 수 있다.
한 쌍의 게이트 전극들(135) 사이 및 한 쌍의 게이트 전극들(135)의 양 측의 활성 패턴(AP) 상에 에피택시얼 패턴들(114)이 배치될 수 있다. 상기 에피택시얼 패턴들(114)은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다. 상기 에피택시얼 패턴들(114)의 상면은 상기 활성 패턴(AP)의 상면과 같거나 높을 수 있다. 상기 에피택시얼 패턴들(114)은 평평한 상면을 갖는 것으로 도시되었으나, 다른 예로서 상기 에피택시얼 패턴들(114)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 에피택시얼 패턴들(114)은 위로 볼록한 상면을 가질 수 있다. 도시되진 않았지만, 상기 에피택시얼 패턴들(114)의 바닥면은 상기 소자 분리 패턴(104)의 바닥면보다 높은 위치에 있을 수 있다.
상기 에피택시얼 패턴들(114)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 에피택시얼 패턴들(114)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 에피택시얼 패턴들(114)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 게이트 전극들(135) 아래의 활성 패턴(AP) 내에 정의되는 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 에피택시얼 패턴들(114)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역에 압축력을 제공할 수 있으며, 이러한 상기 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 에피택시얼 패턴들(114)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역에 인장력을 제공할 수 있으며, 이러한 상기 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 에피택시얼 패턴들(114)은 상기 채널 영역에 압축력 또는 인장력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 채널 영역 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 에피택시얼 패턴들(114)은 상기 활성 패턴(AP)과 다른 제2 도전형을 가질 수 있다.
상기 에피택시얼 패턴들(114) 상에 반도체 캡핑 패턴들(116)이 배치될 수 있다. 상기 반도체 캡핑 패턴들(116)은 상기 기판(100) 또는 상기 에피택시얼 패턴들(114)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 상기 반도체 캡핑 패턴들(116)은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다. 다른 예로, 상기 반도체 캡핑 패턴들(116)은 실리콘 및 실리콘-게르마늄의 이중 막(Bi-layer)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 캡핑 패턴들(116)은 상기 에피택시얼 패턴들(114)과 다른 원소로 도핑될 수 있다. 예를 들어, 상기 에피택시얼 패턴들(114)이 실리콘-게르마늄(embedded SiGe)을 포함하는 경우, 상기 반도체 캡핑 패턴들(116)은 낮은 게르마늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막을 포함할 수 있다. 이로써 상기 반도체 캡핑 패턴들(116)과 상기 에피택시얼 패턴들(114)의 접촉 시 전기 전도도가 증가될 수 있다.
도시하지는 않았지만, 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다. 상기 금속 실리사이드는 상기 반도체 캡핑 패턴들(116) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑 패턴들(140)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있다. 상기 제1 층간 절연막(150) 상에 상기 게이트 캡핑 패턴들(140)을 덮는 제2 층간 절연막(155)이 배치될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 저유전율(low-k) 산화막을 포함할 수 있다. 일 예로, 상기 저유전율 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 도시하지는 않았지만, 상기 기판(100)과 상기 제1 층간 절연막(150) 사이에 실리콘 산화막과 같은 패드 산화막(미도시)이 더 배치될 수 있다.
상기 기판(100) 상에 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 배치될 수 있다. 상기 콘택 플러그들(165)의 적어도 하나는 상기 게이트 캡핑 패턴(140)과 직접 접촉할 수 있다. 다만, 상기 게이트 캡핑 패턴(140)에 의해 상기 콘택 플러그들(165)과 상기 게이트 전극(135)은 서로 이격될 수 있다.
평면적 관점에서, 상기 콘택 플러그들(165)은 상기 반도체 캡핑 패턴들(116) 또는 상기 에피택시얼 패턴들(114)과 정렬될 수 있다. 일 예로, 상기 콘택 플러그들(165)은 상기 반도체 캡핑 패턴들(116) 또는 상기 에피택시얼 패턴들(114)과 다소 어긋나게 정렬될 수 있으나, 상기 게이트 캡핑 패턴들(140)로 인하여 상기 게이트 전극들(135)과는 이격된 채 상기 에피택시얼 패턴들(114)과 접속될 수 있다. 상기 콘택 플러그들(165)은 금속 물질(예를 들면, 텅스텐)을 포함할 수 있다. 일 실시예에 있어서, 상기 콘택 플러그들(165)은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)의 적층막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에 따르면, 상기 게이트 전극들(135)의 상부를 보호할 수 있는 게이트 캡핑 패턴들(140)을 포함하는 전계 효과 트랜지스터가 제공될 수 있다. 상기 게이트 캡핑 패턴들(140)은 상기 제1 및 제2 층간 절연막들(150, 155)에 대해 식각 선택성이 높은 물질로 형성되며, 상기 게이트 전극들(135)을 효과적으로 보호할 수 있으므로, 콘택 홀 형성 공정의 공정 마진이 향상될 수 있다. 그 결과, 제조 공정의 공정 마진을 확보하면서 전기적 성능이 향상된 반도체 장치 및 그 제조 방법이 제공될 수 있다.
도 3a 내지 도 3k는 본 발명의 일 실시예들에 따른 반도체 장치의 일 예의 제조방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3k는 도 1의 I-I’에 대응되는 단면도들이다.
도 1 및 도 3a를 참조하면, 기판(100) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 기판(100) 내에 활성 패턴(AP)을 정의하는 소자 분리 패턴(104)이 형성될 수 있다. 상기 소자 분리 패턴(104)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 일 예로, 상기 소자 분리 패턴(104)은 상기 기판(100) 내에 트렌치(미도시)를 형성하고, 상기 트렌치 내에 실리콘 산화막 같은 절연 물질을 채워 형성될 수 있다.
상기 활성 패턴(AP)은 상기 소자 분리 패턴(104)에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성 패턴(AP)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장된 라인 형태(line shape) 또는 바 형태(bar shape)를 가질 수 있다. 하나의 활성 패턴(AP)만 도시되었지만, 상기 활성 패턴(AP)은 복수 개로 제공될 수 있다. 복수의 활성 패턴들(AP)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 활성 패턴(AP)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 기판(100) 상에 희생 게이트막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다.
복수의 상기 희생 게이트 패턴들(106)은 적어도 하나의 상기 활성 패턴(AP)을 가로지를 수 있다. 일 예로, 하나의 상기 활성 패턴(AP) 상에서 상기 제2 방향(D2)으로 상호 이격되어, 상기 제1 방향(D1)으로 연장되는 한 쌍의 상기 희생 게이트 패턴들(106)이 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도시하지는 않았지만, 상기 희생 게이트막의 형성 전에 패드 산화막(미도시)이 상기 기판(100) 상에 형성될 수 있다. 상기 패드 산화막(미도시)은 건식 산화(Dry Oxidation), 습식 산화(Wet Oxidation), 또는 래디컬 산화(Radical Oxidation) 공정에 의해 형성될 수 있다. 이하 설명의 간소화를 위해, 상기 제2 방향(D2)으로 상호 이격되어 하나의 상기 활성 패턴(AP)을 가로지르는 한 쌍의 희생 게이트 패턴들(106)이 형성된 경우를 기준으로 설명한다.
도 1 및 도 3b를 참조하면, 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 스페이서들(120)이 형성될 수 있다. 상기 스페이서들(120)은 상기 희생 게이트 패턴들(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서들(120)은 상기 희생 게이트 패턴들(106)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON ,SiN 또는 이들의 조합을 포함할 수 있다. 다른 예로, 상기 스페이서막은 각각 SiO2, SiCN, SiCON 및 SiN의 조합을 포함하는 다중 막(multi-layer)일 수 있다.
도 1 및 도 3c를 참조하면, 상기 활성 패턴(AP) 내에 제1 리세스된 영역들(112)이 형성될 수 있다. 상기 제1 리세스된 영역들(112)은 상기 게이트 마스크 패턴들(108) 및 상기 스페이서들(120)을 식각 마스크로 이용하여, 상기 활성 패턴(AP)을 선택적으로 식각함으로써 형성될 수 있다. 그 결과, 한 쌍의 희생 게이트 패턴들(106) 사이 및 한 쌍의 희생 게이트 패턴들(106) 양 측의 활성 패턴(AP) 내에 제1 리세스된 영역들(112)이 형성될 수 있다. 도시되진 않았지만, 상기 제1 리세스된 영역들(112)의 바닥면은 상기 소자 분리 패턴(104)의 바닥면보다 높은 위치에 형성될 수 있다. 일 예에 있어서, 상기 제1 리세스된 영역들(112)의 형성을 위한 식각 공정은 이방성 식각 공정을 포함할 수 있다. 다른 실시예에 있어서, 상기 제1 리세스된 영역들(112)의 형성을 위한 식각 공정은 습식 식각과 같은 등방성 습식 식각 공정을 포함할 수 있다. 이 경우, 도시된 바와 달리, 상기 제1 리세스된 영역들(112)은 상기 희생 게이트 패턴들(106)의 아래로 연장될 수 있다.
도 1 및 도 3d를 참조하면, 상기 제1 리세스된 영역들(112) 내에 에피택시얼 패턴들(114)이 형성될 수 있다. 상기 에피택시얼 패턴들(114)은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다.
구체적으로, 상기 에피택시얼 패턴들(114)은 상기 기판(100)을 씨드층(seed laye)으로하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 상기 에피택시얼 패턴들(114)은 상기 제1 리세스된 영역들(112)을 완전히 채울 수 있다. 상기 에피택시얼 패턴들(114)의 상면이 상기 활성 패턴(AP)의 상면과 동일 평면을 갖는 것으로 도시되었으나, 상기 에피택시얼 패턴들(114)의 상면은 상기 활성 패턴(AP)의 상면보다 높을 수 있다. 또한, 도시된 바와 달리, 상기 에피택시얼 패턴들(114)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 에피택시얼 패턴들(114)은 위로 볼록한 상면을 가질 수 있다.
상기 에피택시얼 패턴들(114)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 에피택시얼 패턴들(114)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 에피택시얼 패턴들(114)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 희생 게이트 패턴들(106) 아래의 상기 활성 패턴(AP) 내에 정의되는 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 에피택시얼 패턴들(114)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역에 압축력을 제공할 수 있으며, 상기 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 에피택시얼 패턴들(114)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역에 인장력을 제공할 수 있으며, 상기 에피택시얼 패턴들(114)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 에피택시얼 패턴들(114)은 상기 채널 영역에 압축력 또는 인장력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 에피택시얼 패턴들(114)은 상기 활성 패턴(AP)의 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 에피택시얼 패턴들(114)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 에피택시얼 패턴들(114)의 형성 후, 상기 에피택시얼 패턴들(114) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 상기 에피택시얼 패턴들(114)의 상면에 반도체 캡핑 패턴들(116)이 형성될 수 있다. 상기 반도체 캡핑 패턴들(116)은 상기 기판(100) 또는 상기 에피택시얼 패턴들(114)과 동일한 반도체 원소로 형성될 수 있다. 일 예로, 상기 반도체 캡핑 패턴들(116)은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다. 다른 예로, 상기 반도체 캡핑 패턴들(116)은 실리콘 및 실리콘-게르마늄의 이중 막(Bi-layer)을 포함될 수 있다. 일 실시예에 따르면, 상기 반도체 캡핑 패턴들(116)은 상기 에피택시얼 패턴들(114)과 다른 원소로 도핑될 수 있다. 예를 들어, 상기 에피택시얼 패턴들(114)이 실리콘-게르마늄(embedded SiGe)으로 형성된 경우, 상기 반도체 캡핑 패턴들(116)은 낮은 게르마늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막으로 형성될 수 있다. 상기 보론 도핑된 막은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 수행하여 형성될 수 있다. 이로써 상기 반도체 캡핑 패턴들(116) 상에 전계 효과 트랜지스터의 소스/드레인 접촉 시 전기 전도도가 증가될 수 있다.
도시하지는 않았지만, 상기 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 형성될 수 있다. 상기 금속 실리사이드는 상기 반도체 캡핑 패턴들(116) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
도 1 및 도 3e를 참조하면, 상기 반도체 캡핑 패턴들(116)이 형성된 상기 기판(100) 상에 제1 층간 절연막(150)이 형성될 수 있다. 상기 제1 층간 절연막(150)을 형성하는 것은, 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성하는 것, 및 상기 희생 게이트 패턴들(106)의 상면이 노출되도록 상기 절연막에 평탄화 공정을 수행하는 것을 포함할 수 있다.
상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 스페이서들(120)의 상부가 제거될 수 있다. 이로써, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면 및 상기 스페이서들(120)의 상면과 공면을 이룰 수 있다.
도 1 및 도 3f를 참조하면, 상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들(130)이 형성될 수 있다. 상기 게이트 트렌치들(130)은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들(130)은 상기 기판(100)의 상면을 노출하며, 상기 제1 방향(D1)으로 연장될 수 있다.
도 1 및 도 3g를 참조하면, 각각의 상기 게이트 트렌치들(130) 내에 게이트 유전막(134) 및 예비 게이트 전극(131)이 형성될 수 있다.
먼저, 상기 게이트 트렌치들(130)이 형성된 상기 기판(100)의 전면상에 상기 게이트 유전막(134)이 형성될 수 있다. 상기 게이트 유전막(134)은 상기 게이트 트렌치들(130)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 즉, 상기 게이트 유전막(134)은 상기 게이트 트렌치들(130)의 바닥면을 덮으며, 상기 게이트 트렌치들(130)에 의해 노출되는 상기 스페이서들(120)의 측벽 및 상기 제1 층간 절연막(150)의 상면 상으로 연장될 수 있다. 상기 게이트 유전막(134)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 게이트 유전막(134)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 ,납 아연 니오브산염, 또는 이들의 조합을 포함할 수 있다.
이어서, 상기 게이트 유전막(134) 상에 상기 게이트 트렌치들(130)을 채우는 게이트 전극막(미도시)을 형성하고, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 유전막(134)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들(130) 내에 상기 게이트 유전막(134) 및 상기 예비 게이트 전극(131)이 국소적으로 형성될 수 있다. 상기 게이트 유전막(134) 및 예비 게이트 전극(131)은 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 전극막 및 상기 게이트 유전막(134)의 평탄화 공정은 CMP 공정을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 층간 절연막(150)의 상면은, 상기 예비 게이트 전극들(131)의 상면 및 상기 스페이서들(120)의 상면과 공면을 이룰 수 있다.
도 1 및 도 3h를 참조하면, 예비 게이트 전극들(131)의 상부가 리세스되어 게이트 전극들(135)이 형성될 수 있다. 구체적으로, 상기 게이트 전극들(135)은 상기 예비 게이트 전극들(131)을 선택적으로 제거하는 식각 공정이 수행되어 형성될 수 있다. 상기 식각 공정을 통하여, 형성된 상기 게이트 전극들(135)의 상면은 상기 제1 층간 절연막(150)의 상면보다 낮을 수 있다. 일 예에 있어서, 상기 게이트 전극들(135)의 형성 후, 상기 게이트 전극들(135)의 상면보다 높은 레벨에 위치하는 상기 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 상기 게이트 유전막(134)은 상기 게이트 전극들(135)과 상기 기판(100) 사이, 및 상기 게이트 전극들(135)과 상기 스페이서들(120) 사이에 제공될 수 있다.
이어서, 상기 스페이서들(120)을 리세스하여 제2 리세스된 영역들(148)이 형성될 수 있다. 상기 스페이서들(120)은 리세스되어 스페이서 구조체들(125)을 형성할 수 있다. 구체적으로, 상기 스페이서들(120)의 상부를 선택적으로 제거하는 건식 및/또는 습식 식각 공정이 수행될 수 있다. 상기 제2 리세스된 영역들(148)은, 상기 게이트 전극들(135)의 상면, 상기 게이트 전극들(135)의 상부의 양 측벽들, 상기 스페이서 구조체들(125)의 상면, 및 상기 제1 층간 절연막(150)의 내측벽을 노출하도록 형성될 수 있다.
도 1 및 도 3i를 참조하면, 상기 게이트 전극들(135)의 상면을 덮는 게이트 캡핑 절연막(141)이 형성될 수 있다. 상기 게이트 캡핑 절연막(141)은 상기 제2 리세스된 영역들(148)을 채우며, 상기 제1 층간 절연막(150)의 상면을 덮도록 상기 기판(100)의 전면 상에 형성될 수 있다. 상기 게이트 캡핑 절연막(141)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑 절연막(141)은 SiON, SiCN, SiCON ,SiN 또는 이들의 조합을 포함할 수 있다.
일 예로, 상기 게이트 캡핑 절연막(141)은 단차 도포성이 높은 증착 공정을 이용하여 형성될 수 있다. 상기 증착 공정은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)을 포함할 수 있다.
단차 도포성이 높은 상기 증착 공정을 통하여, 상기 게이트 캡핑 절연막(141)은 콘포멀하게 형성되며 상기 게이트 전극들(135)의 상면, 상기 게이트 전극들(135)의 양 측벽들 및 상기 제2 리세스된 영역들(148)의 내측벽을 덮을 수 있다. 이때, 상기 게이트 캡핑 절연막(141)의 형성과 동시에 그의 내부에는 심들(seams)(142)이 형성될 수 있다. 상기 게이트 캡핑 절연막(141)이 콘포멀하게 형성됨에 따라, 상기 심들(142)은 상기 제2 리세스된 영역들(148)의 표면 구조에 대응하여 형성될 수 있다. 상기 심들(142)은 상기 게이트 캡핑 절연막(141)의 상부에 형성될 수 있으며, 상기 기판(100)을 향하여 상기 제3 방향(D3)의 반대 방향으로 연장될 수 있다.
도 1 및 도 3j를 참조하면, 상기 게이트 캡핑 절연막(141)을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(140)이 형성될 수 있다. 상기 게이트 캡핑 절연막(141)의 평탄화 공정은 CMP 공정을 포함할 수 있다. 상기 평탄화 공정은 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 상기 게이트 캡핑 패턴들(140)의 상면은 상기 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 평탄화 공정으로 인해, 상기 심들(142)은 제거될 수 있다. 상기 게이트 캡핑 패턴들(140)은 각각의 상기 게이트 전극들(135) 상에 형성되어, 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
상기 게이트 캡핑 패턴들(140) 각각의 폭은 상기 게이트 전극들(135) 각각의 폭보다 크도록 형성될 수 있다. 나아가, 각각의 상기 게이트 캡핑 패턴들(140)에, 상기 게이트 전극(135)의 양 측벽들을 덮으며 상기 기판(100)을 향하여 연장된 한 쌍의 연장부들(145)이 형성될 수 있다. 이로써, 상기 게이트 캡핑 패턴들(140)은 상기 게이트 전극들(135)의 상면, 및 상기 게이트 전극들(135)의 상부의 양 측벽들을 모두 덮도록 형성될 수 있다.
상기 스페이서들(120) 및 상기 스페이서 구조체들(125)은, 상기 제1 리세스된 영역들(112)의 형성 과정(도 3c 참조), 및 상기 에피택시얼 패턴들(114)의 도핑 과정(도 3d 참조)으로 인해 상당히 손상을 받을 수 있다. 즉, 상기 스페이서들(120) 및 상기 스페이서 구조체들(125)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 감소될 수 있다. 본 실시예에 있어서, 손상된 상기 스페이서들(120) 및 상기 스페이서 구조체들(125)을 대신하여 상기 게이트 캡핑 패턴들(140)이 상기 게이트 전극들(135)을 보호할 수 있다. 이로써, 후술할 콘택 플러그들(165)의 형성에 있어서, 상기 콘택 플러그들(165)을 효과적으로 자기 정렬(self-align) 시킬 수 있다.
도 1 및 도 3k를 참조하면, 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 저유전율(low-k) 산화막을 포함할 수 있다. 일 예로, 상기 저유전율 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제 2 층간 절연막은 CVD 공정에 의해 형성될 수 있다.
이어서, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 반도체 캡핑 패턴들(116)의 상면을 노출하는 콘택 홀들(160)이 형성될 수 있다. 상기 콘택 홀들(160)의 적어도 하나는 상기 게이트 캡핑 패턴들(140)의 적어도 일부를 노출할 수 있다. 즉, 상기 콘택 홀들(160)의 각각은 상기 게이트 캡핑 패턴들(140)에 의해 자기 정렬(self-align) 되는 자기 정렬 콘택 홀(self-align contact hole)일 수 있다. 구체적으로, 상기 콘택 홀들(160)은 상기 제2 층간 절연막(155) 상에 상기 콘택 홀들(160)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 상기 포토레지스트 패턴(미도시)은 상기 콘택 홀들(160)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다.
상기 게이트 캡핑 패턴들(140)은 상기 제1 및 제2 층간 절연막들(150, 155)에 대해 식각 선택성이 높은 물질로 형성되므로, 상기 콘택 홀들(160)의 형성을 위한 식각 공정 동안, 상기 콘택 홀들(160)에 의해 노출되는 상기 게이트 캡핑 패턴들(140)의 식각이 저지될 수 있다. 또한, 이전 공정으로 인해 손상된 상기 스페이서 구조체들(125)이 상기 콘택 홀들(160)에 의해 노출되지 않으므로, 상기 게이트 캡핑 패턴들(140)은 더 효과적으로 식각을 저지할 수 있다. 결론적으로, 본 발명의 실시예들에 따른 상기 게이트 캡핑 패턴들(140)을 통하여, 상기 콘택 홀들(160)의 형성을 위한 식각 공정의 공정 마진을 확보할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 콘택 홀들(160) 내에 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 형성될 수 있다. 상기 콘택 플러그들(165)은 상기 게이트 캡핑 패턴들(140)의 적어도 일부와 접촉할 수 있다. 즉, 상기 콘택 플러그들(165) 각각은 상기 게이트 캡핑 패턴들(140)에 의해 자기 정렬(self-align) 되는 자기 정렬 콘택(self-align contact)일 수 있다. 구체적으로, 상기 콘택 플러그들(165)은 상기 콘택 홀들(160)이 형성된 상기 기판(100) 상에 상기 콘택 홀들(160)을 채우도록 도전성 물질막을 형성하고, 상기 제2 층간 절연막(155)의 상면을 노출하는 평탄화 공정을 수행하여 형성될 수 있다. 상기 도전성 물질막은 금속 물질(예를 들면, 텅스텐)을 포함할 수 있다. 일 실시예에 있어서, 상기 도전성 물질막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 증착하는 것을 포함할 수 있다.
실시예 2
도 4는 본 발명의 일 실시예들에 따른 반도체 장치의 다른 예로서, 도 1의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 4를 참조하면, 게이트 전극들(135) 상에 게이트 캡핑 패턴들(140)이 배치될 수 있다. 상기 게이트 캡핑 패턴들(140) 각각은, 상기 게이트 전극(135)의 양 측벽들을 덮으며 기판(100)을 향하여 연장된 한 쌍의 연장부들(145)을 포함할 수 있다. 다만, 상기 연장부들(145)은 앞서 도 2를 참조하여 설명한 연장부들(145)과는 달리, 상기 기판(100)을 향하여 더 연장될 수 있다. 이로써, 상기 연장부들(145)의 바닥면은 상기 기판(100)의 상면과 직접 접촉할 수 있다.
상기 연장부들(145)은 스페이서 구조체들(125)을 대체할 수 있다. 이로써, 콘택 플러그들(165)을 형성하는 동안, 이전 공정으로 인해 손상된 상기 스페이서 구조체들(125)이 식각되어 상기 게이트 전극들(135)의 일부를 노출하는 문제를 방지할 수 있다.
상기 게이트 전극들(135)과 상기 기판(100) 사이에 게이트 유전막들(134)이 배치될 수 있다. 상기 게이트 유전막들(134)은 상기 게이트 전극들(135)의 아래에만 위치할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 장치의 다른 예의 제조방법을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 도 1의 I-I'선에 따른 단면도들이다. 본 예의 제조방법에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 일 예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 5a를 참조하면, 상술한 도 3g의 결과물 상에, 예비 게이트 전극들(131)의 상부를 리세스하여 게이트 전극들(135)이 형성될 수 있다. 이어서, 스페이서들(120)을 리세스하여 제2 리세스된 영역들(148)이 형성될 수 있다. 상기 게이트 유전막(134)의 일부 및 상기 스페이서들(120)이 제거되어, 상기 제2 리세스된 영역들(148)은 상기 기판(100)의 상면의 일부를 노출할 수 있다. 또한, 상기 제2 리세스된 영역들(148)은, 상기 게이트 전극들(135)의 상면, 상기 게이트 전극들(135)의 양 측벽들, 및 제1 층간 절연막(150)의 내측벽을 노출하도록 형성될 수 있다.
도 1 및 도 5b를 참조하면, 게이트 캡핑 절연막(141)을 형성하고, 상기 게이트 캡핑 절연막(141)을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(140)이 형성될 수 있다. 상기 게이트 캡핑 절연막(141)은 단차 도포성이 높은 증착 공정(예를 들어, 원자층 증착(ALD) 공정)을 이용하여 상기 제2 리세스된 영역들(148)을 완전히 채우도록 형성될 수 있다.
도 1 및 도 4를 다시 참조하면, 후속으로, 제2 층간 절연막(155)이 형성되고, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 반도체 캡핑 패턴들(116)의 상면을 노출하는 콘택 홀들(160)이 형성될 수 있다(도 3k 참조). 이어서, 상기 콘택 홀들(160) 내에 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 형성될 수 있다.
실시예 3
도 6은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 6을 참조하면, 게이트 전극들(135) 상에 게이트 캡핑 패턴들(140)이 배치될 수 있다. 상기 게이트 캡핑 패턴들(140) 각각은, 상기 게이트 전극(135)의 양 측벽들을 덮으며 기판(100)을 향하여 연장된 한 쌍의 연장부들(145)을 포함할 수 있다. 상기 게이트 캡핑 패턴(140)의 상부의 폭(W3)은, 상기 게이트 캡핑 패턴(140)의 하부의 폭(W2)보다 클 수 있다. 즉, 상기 게이트 캡핑 패턴(140)의 폭은, 상기 게이트 캡핑 패턴(140)의 하부에서 상부로 갈수록 증가할 수 있다. 상기 게이트 캡핑 패턴들(140)의 폭(W2, W3)은 상기 게이트 전극들(135)의 폭(W1)보다 클 수 있다.
본 예에 따른 상기 게이트 캡핑 패턴들(140)은, 앞서 도 2를 참조하여 설명한 게이트 캡핑 패턴들(140)에 비해 상부가 더 넓은 폭을 가질 수 있다. 따라서, 콘택 플러그들(165)을 형성하는 동안 상기 게이트 전극들(135)을 효과적으로 보호할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다. 도 7a 및 도 7b는 도 1의 I-I'선에 따른 단면도들이다. 본 예의 제조방법에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 일 예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 7a를 참조하면, 상술한 도 3g의 결과물 상에, 예비 게이트 전극들(131)의 상부를 리세스하여 게이트 전극들(135)이 형성될 수 있다. 이어서, 스페이서들(120)을 리세스하여 제2 리세스된 영역들(148)이 형성될 수 있다. 이때, 상기 스페이서들(120)과 접하는 상기 제1 층간 절연막(150)의 일부가 함께 리세스될 수 있다. 상기 제1 층간 절연막(150)의 일부는 경사지게 식각되어, 상기 제2 리세스된 영역들(148)은 경사진 내측벽을 갖도록 형성될 수 있다. 즉, 상기 제2 리세스된 영역들(148)의 폭은, 상기 제2 리세스된 영역들(148)의 하부에서 상부로 갈수록 증가할 수 있다.
도 1 및 도 7b를 참조하면, 게이트 캡핑 절연막(141)을 형성하고, 상기 게이트 캡핑 절연막(141)을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(140)이 형성될 수 있다. 상기 게이트 캡핑 절연막(141)은 단차 도포성이 높은 증착 공정(예를 들어, 원자층 증착(ALD) 공정)을 이용하여 상기 제2 리세스된 영역들(148)을 완전히 채우도록 형성될 수 있다. 본 예에서, 상기 제2 리세스된 영역들(148)은 경사진 내측벽을 갖기 때문에, 상기 게이트 캡핑 절연막(141)이 보다 효과적으로 상기 제2 리세스된 영역들(148) 내부에 완전히 채워질 수 있다.
도 1 및 도 4를 다시 참조하면, 후속으로, 제2 층간 절연막(155)이 형성되고, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 반도체 캡핑 패턴들(116)의 상면을 노출하는 콘택 홀들(160)이 형성될 수 있다(도 3k 참조). 이어서, 상기 콘택 홀들(160) 내에 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 형성될 수 있다.
실시예 4
도 8은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 8을 참조하면, 게이트 전극들(135) 상에 게이트 캡핑 패턴들(140)이 배치될 수 있다. 상기 게이트 캡핑 패턴들(140) 각각은, 그의 상부에 심(142)을 포함할 수 있다. 상기 심(142)은 상기 게이트 캡핑 패턴(140)의 중앙에 인접하게 배치될 수 있다. 상기 심(142)은 기판(100)을 향하여 상기 제3 방향(D3)의 반대 방향으로 연장될 수 있다. 평면적 관점에서, 상기 심(142)은 상기 콘택 플러그들(165)과 중첩되지 않을 수 있다. 즉, 상기 심(142)은 상기 게이트 캡핑 패턴(140)의 중앙에 국소적으로 형성되기 때문에, 콘택 홀 형성에 있어서 식각에 노출되지 않을 수 있다. 따라서, 콘택 홀 형성 공정의 공정 마진을 충분히 확보할 수 있다.(도 8에서 게이트 전극들을 표시하는 175는 135로 수정바랍니다)
도 9a 및 도 9b는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다. 도 9a 및 도 9b 는 도 1의 I-I'선에 따른 단면도들이다. 본 예의 제조방법에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 일 예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 9a를 참조하면, 게이트 캡핑 절연막(141)의 형성과 동시에 그의 내부에는 심들(142)이 형성될 수 있다. 다만, 앞서 도 3i를 참조하여 설명한 심들(142)과는 달리, 상기 심들(142)의 바닥면은 상기 제1 층간 절연막(150)의 상면보다 아래에 위치할 수 있다. (142의 특별한 역할이 있나요? 도3i의 142와 다
른 구조를 갖게하는 형성방법이 있나요?)
도 1 및 도 9b를 참조하면, 상기 게이트 캡핑 절연막(141)을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(140)이 형성될 수 있다. 이때 상기 심들(142)의 바닥면은 상기 제1 층간 절연막(150)의 상면보다 아래에 위치할 수 있으므로, 상기 심들(142)은 상기 게이트 캡핑 패턴들(140)의 상부에 각각 남아있을 수 있다.
도 1 및 도 8을 다시 참조하면, 후속으로, 제2 층간 절연막(155)이 형성되고, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 반도체 캡핑 패턴들(116)의 상면을 노출하는 콘택 홀들(160)이 형성될 수 있다(도 3k 참조). 이어서, 상기 콘택 홀들(160) 내에 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 형성될 수 있다.
실시예 5
도 10은 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예로서, 도 1의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 10을 참조하면, 기판(100) 상에 도전 패턴들(175)이 배치될 수 있다. 상기 도전 패턴들(175)은 폴리 실리콘, 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 또는 이들의 조합을 포함할 수 있다. 상기 폴리 실리콘은 불순물로 도핑된 폴리 실리콘일 수 있다.
상기 도전 패턴들(175) 각각은 활성 패턴(AP)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)를 가질 수 있다. 복수의 상기 도전 패턴들(175)은 적어도 하나의 상기 활성 패턴(AP)을 가로지를 수 있다. 일 예로, 한 쌍의 도전 패턴들(175)은, 하나의 상기 활성 패턴(AP) 상에서 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 상호 이격되어, 상기 제1 방향(D1)으로 연장될 수 있다. 이하 설명의 간소화를 위해, 상기 제2 방향(D2)으로 방향으로 상호 이격되어 하나의 상기 활성 패턴(AP)을 가로지르는 한 쌍의 도전 패턴들(175)을 기준으로 설명한다.
상기 도전 패턴들(175) 각각은 게이트일 수 있다. 상기 도전 패턴들(175) 각각의 양 측벽들 상에 스페이서 구조체들(125)이 배치될 수 있다. 상기 스페이서 구조체들(125)은 상기 도전 패턴들(175)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스페이서 구조체들(125) 각각의 상면은 상기 도전 패턴들(175) 각각의 상면보다 낮을 수 있다.
상기 도전 패턴들(175)과 상기 기판(100) 사이에 유전 패턴들(174)이 배치될 수 있다. 상기 유전 패턴들(174)은 상기 도전 패턴들(175)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 일 예에 있어서, 상기 유전 패턴들(174)은 고유전율 물질을 포함할 수 있다.
상기 도전 패턴들(175) 상에 게이트 캡핑 패턴들(140)이 배치될 수 있다. 상기 게이트 캡핑 패턴들(140) 각각은, 상기 도전 패턴(175)의 양 측벽들을 덮으며 상기 기판(100)을 향하여 연장된 한 쌍의 연장부들(145)을 포함할 수 있다. 상기 게이트 캡핑 패턴(140)은, 앞서 도 1 및 도 2를 참조하여 설명한 게이트 캡핑 패턴(140)과 동일할 수 있다.
한 쌍의 도전 패턴들(175) 사이 및 한 쌍의 도전 패턴들(175)의 양 측의 활성 패턴(AP) 상에 에피택시얼 패턴들(114)이 배치될 수 있다. 나아가, 상기 에피택시얼 패턴들(114) 상에 반도체 캡핑 패턴들(116)이 배치될 수 있다. 도시하지는 않았지만, 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑 패턴들(140)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에 상기 게이트 캡핑 패턴들(140)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
상기 기판(100) 상에 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 게이트 캡핑 패턴들(140)과 접촉하는 콘택 플러그들(165)이 배치될 수 있다. 상기 콘택 플러그들(165)의 적어도 하나는 상기 게이트 캡핑 패턴(140)과 직접 접촉할 수 있다.
도 11a 내지 도 11e는 본 발명의 일 실시예들에 따른 반도체 장치의 또 다른 예의 제조방법을 설명하기 위한 단면도들이다. 도 11a 내지 도 11e는 도 1의 I-I'선에 따른 단면도들이다. 본 예의 제조방법에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 일 예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 11a를 참조하면, 기판(100) 상에 차례로 유전 패턴들(174), 예비 도전 패턴들(170) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 유전 패턴들(174), 상기 예비 도전 패턴들(170) 및 상기 게이트 마스크 패턴들(108)의 각각은 활성 패턴(AP)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 유전 패턴들(174), 상기 예비 도전 패턴들(170) 및 상기 게이트 마스크 패턴들(108)은, 상기 기판(100) 상에 유전막(미도시), 예비 도전막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다.
상기 유전막은 저유전율 물질 또는 고유전율 물질을 포함할 수 있다. 일 예로, 저유전율 물질은 실리콘 산화막을 포함할 수 있다. 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다.
상기 예비 도전막은 폴리 실리콘, 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 또는 이들의 조합을 포함할 수 있다. 상기 폴리 실리콘은 불순물로 도핑된 폴리 실리콘일 수 있다.
상기 게이트 마스크막은 실리콘 질화막 및/또는 실리콘 산질화막을 포함할 수 있다.
도 1 및 도 11b를 참조하면, 상기 예비 도전 패턴들(170)의 양 측벽들 상에 스페이서들(120)이 형성될 수 있다. 상기 스페이서들(120)은 상기 유전 패턴들(174)의 양 측벽을 덮도록 형성될 수 있다.
도 1 및 도 11c를 참조하면, 상기 활성 패턴(AP) 내에 제1 리세스된 영역들(112)을 형성하고, 상기 제1 리세스된 영역들(112) 내에 에피택시얼 패턴들(114)을 형성하고, 및 상기 에피택시얼 패턴들(114) 상에 반도체 캡핑 패턴들(116)을 형성할 수 있다(도 3c 및 도 3d 참조).
이어서, 상기 반도체 캡핑 패턴들(116)이 형성된 상기 기판(100) 상에 제1 층간 절연막(150)이 형성될 수 있다. 상기 제1 층간 절연막(150)을 형성하는 것은, 상기 기판(100)의 전면 상에 상기 예비 도전 패턴들(170) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성하는 것, 및 상기 예비 도전 패턴들(170)의 상면이 노출되도록 상기 절연막에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 11d를 참조하면, 예비 도전 패턴들(170)의 상부가 리세스되어 도전 패턴들(175)이 형성될 수 있다. 구체적으로, 상기 도전 패턴들(175)은 상기 예비 도전 패턴들(170)을 선택적으로 제거하는 식각 공정을 통해 형성될 수 있다.
이어서, 상기 스페이서들(120)을 리세스하여 제2 리세스된 영역들(148)이 형성될 수 있다. 상기 스페이서들(120)은 리세스되어 스페이서 구조체들(125)이 형성될 수 있다. 상기 제2 리세스된 영역들(148)은, 상기 도전 패턴들(175)의 상면, 상기 도전 패턴들(175)의 상부의 양 측벽들, 상기 스페이서 구조체들(125)의 상면, 및 상기 제1 층간 절연막(150)의 내측벽을 노출하도록 형성될 수 있다.
도 1 및 도 11e를 참조하면, 상기 도전 패턴들(175)의 상면을 덮는 캡핑 절연막(미도시)이 형성될 수 있다. 상기 캡핑 절연막(미도시)은 상기 제2 리세스된 영역들(148)을 채우며, 상기 제1 층간 절연막(150)의 상면을 덮도록 상기 기판(100)의 전면 상에 형성될 수 있다. 상기 캡핑 절연막의 형성은 앞서 도 3i를 참조하여 설명한 게이트 캡핑 절연막(141)의 형성과 동일할 수 있다.
상기 캡핑 절연막을 평탄화하는 공정이 수행되어 게이트 캡핑 패턴들(140)이 형성될 수 있다. 상기 평탄화 공정은 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 수행될 수 있다. 상기 게이트 캡핑 패턴들(140)은 각각의 상기 도전 패턴들(175) 상에 형성되어, 상기 도전 패턴들(175)을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
도 1 및 도 10을 다시 참조하면, 후속으로, 제2 층간 절연막(155)이 형성되고, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 게이트 캡핑 패턴들(140)의 상면을 노출하는 콘택 홀들(160)이 형성될 수 있다(도 3k 참조). 이어서, 상기 콘택 홀들(160) 내에 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 형성될 수 있다.
실시예 6
도 12a는 본 발명의 다른 실시예들에 따른 반도체 장치의 일 예를 설명하기 위한 사시도이다. 도 12b는 도 12a의 I-I'선 및 II-II'선 에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12a 및 도 12b를 참조하면, 기판(100)에 활성 패턴(AP)을 정의하는 소자 분리 패턴들(104)이 배치될 수 있다. 상기 소자 분리 패턴들(104)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)을 따라 배열되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 연장된 라인 형태일 수 있다. 상기 활성 패턴(AP)은 상기 제2 방향(D2)을 따라 상기 소자 분리 패턴들(104)에 나란하게 연장된 라인 형태일 수 있다.
상기 기판(100) 상에, 상기 활성 패턴(AP)을 가로지르는 게이트 전극(135)이 배치될 수 있다. 상기 활성 패턴(AP)은 상기 게이트 전극(135) 아래에 위치하는 활성 핀들(AF)을 포함할 수 있다. 상기 활성 핀들(AF)은 상기 활성 패턴(AP)으로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 상기 활성 핀들(AF) 각각은 채널 영역을 포함할 수 있다. 상기 게이트 전극(135)은 상기 활성 핀들(AF)의 상면 및 양 측벽들 상에 형성될 수 있다. 보다 구체적으로, 상기 게이트 전극(135)은, 상기 활성 핀들(AF)의 양 측벽들과 마주보는 제1 부분들(P1), 및 상기 활성 핀(AF) 상에 배치되어 상기 제1 부분들(P1)을 연결하는 제2 부분(P2)을 포함할 수 있다. 즉, 상기 게이트 전극(135)은 상기 제3 방향(D3)으로 돌출된 상기 활성 핀들(AF)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 게이트 전극(135)의 양 측의 활성 패턴(AP) 상에 에피택시얼 패턴들(114)이 배치될 수 있다. 상기 에피택시얼 패턴들(114)은 상기 활성 패턴(AP)으로부터 에피택시얼하게 성장된 소스/드레인일 수 있다. 수직적 관점에서, 상기 활성 핀들(AF)의 상면은 상기 에피택시얼 패턴들(114)의 바닥면보다 높을 수 있다. 상기 에피택시얼 패턴들(114)의 상면은 상기 활성 핀들(AF)의 상면과 같거나 높을 수 있다. 수평적 관점에서, 상기 활성 핀들(AF)은 상기 에피택시얼 패턴들(114) 사이에 위치할 수 있다.
상기 에피택시얼 패턴들(114) 상에 반도체 캡핑 패턴들(116)이 배치될 수 있다. 상기 반도체 캡핑 패턴들(116)은 전계 효과 트랜지스터의 소스/드레인과 접촉하는 영역일 수 있다. 도시하지는 않았지만, 반도체 캡핑 패턴들(116) 상에 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다.
상기 게이트 전극(135)의 양 측벽들 상에 스페이서 구조체들(125)이 배치될 수 있다. 상기 스페이서 구조체들(125)은 상기 게이트 전극(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
상기 게이트 전극(135)과 상기 활성 핀들(AF) 사이, 및 상기 게이트 전극(135)과 상기 스페이서 구조체들(125) 사이에 게이트 유전막(134)이 배치될 수 있다. 상기 게이트 유전막(134)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전막(134)은 상기 활성 핀들(AF)의 상면 및 측벽들을 덮을 수 있다. 상기 게이트 유전막(134)은 상기 활성 핀들(AF)으로부터 수평적으로 연장되어 상기 소자 분리 패턴들(104)의 상면들을 부분적으로 덮을 수 있다. 하지만, 일 예에 따르면, 상기 소자 분리 패턴들(104)의 상면들은 상기 게이트 유전막(134)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전막(134)에 의해 덮이지 않는 상기 소자 분리 패턴들(104)의 상면들은 제1 층간 절연막(150)에 의해 덮일 수 있다.
상기 게이트 전극(135) 상에 게이트 캡핑 패턴(140)이 배치될 수 있다. 상기 게이트 캡핑 패턴(140)은 상기 게이트 전극(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑 패턴(140)은, 앞서 도 1, 도 2, 도4, 도6, 도8, 또는 도10를 참조하여 설명한 게이트 캡핑 패턴(140)과 동일할 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 캡핑 패턴(140), 상기 스페이서 구조체들(125), 및 상기 반도체 캡핑 패턴들(116)을 덮을 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑 패턴(140)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에 상기 게이트 캡핑 패턴들(140)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
상기 기판(100) 상에 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 반도체 캡핑 패턴들(116)과 접촉하는 콘택 플러그들(165)이 배치될 수 있다. 상기 콘택 플러그들(165)의 적어도 하나는 상기 게이트 캡핑 패턴(140)과 직접 접촉할 수 있다. 다만, 상기 게이트 캡핑 패턴(140)에 의해 상기 콘택 플러그들(165)과 상기 게이트 전극(135)은 서로 이격될 수 있다. 상기 제2 층간 절연막(155) 상에 상기 콘택 플러그들(165)과 접속하는 배선들(190)이 배치될 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.

Claims (10)

  1. 활성 패턴이 제공된 기판;
    상기 활성 패턴을 가로지르는 게이트 전극; 및
    상기 게이트 전극 상의 게이트 캡핑 패턴을 포함하되,
    상기 게이트 캡핑 패턴의 폭은 상기 게이트 전극의 폭보다 크고,
    상기 게이트 캡핑 패턴은, 상기 게이트 전극의 양 측벽들의 적어도 일부를 덮으며 상기 기판을 향하여 연장된 연장부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 캡핑 패턴은, 그의 상부에 상기 기판의 상면에 수직한 방향으로 연장된 심을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 캡핑 패턴의 상기 폭은, 상기 게이트 캡핑 패턴의 하부에서 상부로 갈수록 증가하는 반도체 장치.
  4. 제3항에 있어서,
    상기 게이트 전극의 상기 양 측벽들 상의 스페이서 구조체들을 더 포함하고,
    상기 게이트 캡핑 패턴은 상기 스페이서 구조체들 상에 배치되되, 상기 연장부와 상기 스페이서 구조체들 사이의 계면은 상기 게이트 전극의 상면보다 낮은 반도체 장치.
  5. 제3항에 있어서,
    상기 연장부의 바닥면은 상기 기판의 상면과 직접 접촉하는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 전극과 상기 기판 사이에 개재된 게이트 유전막; 및
    상기 활성 패턴으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 활성 핀을 더 포함하고,
    상기 게이트 전극은 상기 활성 핀을 가로지르고,
    상기 게이트 유전막은 상기 게이트 전극의 바닥면을 따라 연장되어 상기 활성 핀의 상면 및 측벽들을 덮는 반도체 장치.
  7. 기판 상의 도전 패턴;
    상기 도전 패턴의 양 측에 배치된 층간 절연막; 및
    상기 도전 패턴 상의 캡핑 패턴을 포함하되,
    상기 캡핑 패턴은, 상기 도전 패턴의 양 측벽들을 덮으며 상기 기판을 향하여 연장된 연장부를 포함하고,
    상기 캡핑 패턴은 상기 층간 절연막과 직접 접촉하며,
    상기 캡핑 패턴의 폭은, 상기 캡핑 패턴의 하부에서 상부로 갈수록 증가하는 반도체 장치.
  8. 기판 상에 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴의 양 측벽들 상에 스페이서들을 형성하는 것;
    상기 스페이서들의 측벽을 덮으며, 상기 스페이서들의 상면을 노출하는 제1 층간 절연막을 형성하는 것;
    상기 희생 게이트 패턴을 예비 게이트 전극으로 교체하는 것;
    상기 예비 게이트 전극 및 상기 스페이서들을 리세스하여, 게이트 전극 및 상기 게이트 전극 상에 리세스된 영역을 형성하는 것; 및
    상기 게이트 전극의 상면 및 양 측벽들을 덮고 상기 리세스된 영역을 채우는 게이트 캡핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 전극의 상기 상면은, 상기 리세스된 영역의 최하부의 바닥면보다 높은 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 게이트 캡핑 패턴을 형성하는 것은:
    상기 기판 상에, 상기 게이트 전극의 상면, 상기 게이트 전극의 양 측벽들 및 상기 리세스된 영역의 내측벽을 덮는 게이트 캡핑 절연막을 콘포말하게 형성하는 것; 및
    상기 층간 절연막의 상면과 공면을 이루도록 상기 게이트 캡핑 절연막에 대해 평탄화 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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