JP2003007817A - 記憶装置コンタクトホールの形成方法 - Google Patents
記憶装置コンタクトホールの形成方法Info
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Abstract
(57)【要約】
【課題】 ビット線コンタクトホールと周辺回路用コン
タクトホール及びゲート用コンタクトホールを同時に形
成し、ショートやジャンクションリークの増加及びドレ
イン飽和電流の減少等が避けられる記憶装置コンタクト
ホールの形成方法を提供する。 【解決手段】 基板に第１の酸化層を、第１の酸化層に
ゲート構造を複数形成し、複数のゲート構造の外側に沿
って保護層を形成した上第２の酸化層を形成し、この後
複数ゲート構造のサイドウォールをマスクとし且つ酸化
物対窒化物のエッチング選択比が大きい条件でエッチン
グしてから更に窒化物対酸化物のエッチング選択比が大
きい且つ窒化物において縦方向のエッチング速度が横方
向のエッチング速度より大きいという条件でエッチング
することにより各コンタクトホールを同時に形成する。
タクトホール及びゲート用コンタクトホールを同時に形
成し、ショートやジャンクションリークの増加及びドレ
イン飽和電流の減少等が避けられる記憶装置コンタクト
ホールの形成方法を提供する。 【解決手段】 基板に第１の酸化層を、第１の酸化層に
ゲート構造を複数形成し、複数のゲート構造の外側に沿
って保護層を形成した上第２の酸化層を形成し、この後
複数ゲート構造のサイドウォールをマスクとし且つ酸化
物対窒化物のエッチング選択比が大きい条件でエッチン
グしてから更に窒化物対酸化物のエッチング選択比が大
きい且つ窒化物において縦方向のエッチング速度が横方
向のエッチング速度より大きいという条件でエッチング
することにより各コンタクトホールを同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造技術に関
わり、特に所定のエッチング選択比を以って記憶装置コ
ンタクトホールを形成する方法に関する。
わり、特に所定のエッチング選択比を以って記憶装置コ
ンタクトホールを形成する方法に関する。
【０００２】
【従来の技術】集積回路実装密度の向上及びチップサイ
ズの縮小についての障害が主に各パターン層同士間にお
けるアライメント誤差にある。それで、素子同士間の間
隔を縮小し集積密度を向上させる対策として自己整合コ
ンタクト（SAC）技術が盛んに提案されている。
ズの縮小についての障害が主に各パターン層同士間にお
けるアライメント誤差にある。それで、素子同士間の間
隔を縮小し集積密度を向上させる対策として自己整合コ
ンタクト（SAC）技術が盛んに提案されている。
【０００３】図１は従来のコンタクトホールの要件を示
す図である。図１において、複数のゲート構造を有する
半導体基板１０は記憶セルアレー領域A及び周辺回路領
域Sに分ける。第１の酸化層１１と保護層１２及び第２
の絶縁層１３が順次に基板１０上に形成され、窒化シリ
コン層１５と伝導層１８（タングステンシリコン層１６
と多結晶シリコン層１７からなる）からゲートが構成さ
れ、更に該ゲートの外側にサイドウォール１４が形成さ
れる。また、記憶セルアレー領域Aにビット線コンタク
トホール（CB）３０（トランジスタのソース／ドレイン
領域とビット線を接続するためのコンタクトホール）
を、周辺回路領域Sに周辺回路と接触する周辺回路用コ
ンタクトホール（CS）３２及びゲート用コンタクトホー
ル（CG）３１を形成する。
す図である。図１において、複数のゲート構造を有する
半導体基板１０は記憶セルアレー領域A及び周辺回路領
域Sに分ける。第１の酸化層１１と保護層１２及び第２
の絶縁層１３が順次に基板１０上に形成され、窒化シリ
コン層１５と伝導層１８（タングステンシリコン層１６
と多結晶シリコン層１７からなる）からゲートが構成さ
れ、更に該ゲートの外側にサイドウォール１４が形成さ
れる。また、記憶セルアレー領域Aにビット線コンタク
トホール（CB）３０（トランジスタのソース／ドレイン
領域とビット線を接続するためのコンタクトホール）
を、周辺回路領域Sに周辺回路と接触する周辺回路用コ
ンタクトホール（CS）３２及びゲート用コンタクトホー
ル（CG）３１を形成する。
【０００４】従来、深トレンチ型DRAMの製造工程におい
て、周辺回路領域Sのコンタクトホール３１及び３２は
同時に形成するが、コンタクトホール３０は別に他の段
階で形成する。したがって。これらのコンタクトを形成
するには二セットのマスクを必要とする。
て、周辺回路領域Sのコンタクトホール３１及び３２は
同時に形成するが、コンタクトホール３０は別に他の段
階で形成する。したがって。これらのコンタクトを形成
するには二セットのマスクを必要とする。
【０００５】また、前述した製造工程において、充填材
料は領域により異なる。例えば、記憶セルアレー領域A
の場合は多結晶シリコンを、周辺回路領域Sの場合はタ
ングステンを用いる。更に、接合方法もコンタクトホー
ルにより異なる。例えば、ビット線コンタクトホール
（CB）３０の場合、拡散接合を用いるが、コンタクトホ
ール（CS）３２の場合は注入接合を採用する。しかしな
がら、設計基準によれば、sub-150μmのDRAMの場合（特
に深トレンチをストレージノードとする場合）、コンタ
クトホールの充填材料を低抵抗値の材料にする必要があ
る。したがって、コンタクトホール（CB）３０の充填材
料は基準に満足しない。
料は領域により異なる。例えば、記憶セルアレー領域A
の場合は多結晶シリコンを、周辺回路領域Sの場合はタ
ングステンを用いる。更に、接合方法もコンタクトホー
ルにより異なる。例えば、ビット線コンタクトホール
（CB）３０の場合、拡散接合を用いるが、コンタクトホ
ール（CS）３２の場合は注入接合を採用する。しかしな
がら、設計基準によれば、sub-150μmのDRAMの場合（特
に深トレンチをストレージノードとする場合）、コンタ
クトホールの充填材料を低抵抗値の材料にする必要があ
る。したがって、コンタクトホール（CB）３０の充填材
料は基準に満足しない。
【０００６】また、従来、自己整合コンタクト（SAC）
のエッチング法によるコンタクトホールはコンタクトホ
ール（CB）３０のほかにない。コンタクトホール（CS）
３２及びコンタクトホール（CG）３１は選択エッチング
法で基板１０に形成した反射防止層（ARC）、酸化層、
窒化シリコン層及びフォトレジスト層をエッチングして
形成される。
のエッチング法によるコンタクトホールはコンタクトホ
ール（CB）３０のほかにない。コンタクトホール（CS）
３２及びコンタクトホール（CG）３１は選択エッチング
法で基板１０に形成した反射防止層（ARC）、酸化層、
窒化シリコン層及びフォトレジスト層をエッチングして
形成される。
【０００７】前述した選択エッチングの場合、CF4、CHF
3、Ar及びO2をエッチングガスとし、酸化物対窒化物の
エッチング選択比を利用してゲートの上方の窒化シリコ
ン層をエッチングする。しかし、コンタクトホール（C
G、CS）３１、３２の間にアライメント誤差がある場
合、このような選択エッチングを実施すると、製造工程
全体に悪影響を与え良品率が低下する恐れがある。一
方、ゲート両側のサイドウォールを利用してエッチング
から隔絶することができるが、配線幅が縮小しつつある
（＜０．１７ｍｍ）だけに、コンタクトホール（CG、C
S）３１、３２が重なり合いアライメント誤差が生じて
選択エッチングの際ゲート両側のサイドウォールをも過
剰エッチングすることが避けられない。したがって、回
路のショートやジャンクションリークの増加、ドレイン
飽和電流の減少等が生じる恐れがあり、良質な半導体部
品が得られない。
3、Ar及びO2をエッチングガスとし、酸化物対窒化物の
エッチング選択比を利用してゲートの上方の窒化シリコ
ン層をエッチングする。しかし、コンタクトホール（C
G、CS）３１、３２の間にアライメント誤差がある場
合、このような選択エッチングを実施すると、製造工程
全体に悪影響を与え良品率が低下する恐れがある。一
方、ゲート両側のサイドウォールを利用してエッチング
から隔絶することができるが、配線幅が縮小しつつある
（＜０．１７ｍｍ）だけに、コンタクトホール（CG、C
S）３１、３２が重なり合いアライメント誤差が生じて
選択エッチングの際ゲート両側のサイドウォールをも過
剰エッチングすることが避けられない。したがって、回
路のショートやジャンクションリークの増加、ドレイン
飽和電流の減少等が生じる恐れがあり、良質な半導体部
品が得られない。
【０００８】
【発明が解決しようとする課題】前記のような問題点を
解決するため、本発明の目的は所定のエッチング選択性
を利用してビット線コンタクトホール（CB）と周辺回路
用コンタクトホール（CS）及びゲート用コンタクトホー
ル（CG）を同時に形成することができ、ゲート両側のサ
イドウォールを過剰エッチングすることがなく、コンタ
クトホール（CG、CS）の間のアライメント誤差による回
路のショートやジャンクションリークの増加及びドレイ
ン飽和電流の減少等問題が避けられ、良品率が向上され
る記憶装置コンタクトホールの形成方法を提供すること
にある。
解決するため、本発明の目的は所定のエッチング選択性
を利用してビット線コンタクトホール（CB）と周辺回路
用コンタクトホール（CS）及びゲート用コンタクトホー
ル（CG）を同時に形成することができ、ゲート両側のサ
イドウォールを過剰エッチングすることがなく、コンタ
クトホール（CG、CS）の間のアライメント誤差による回
路のショートやジャンクションリークの増加及びドレイ
ン飽和電流の減少等問題が避けられ、良品率が向上され
る記憶装置コンタクトホールの形成方法を提供すること
にある。
【０００９】また、本発明の他の目的は同一なフォトマ
スクを以って各コンタクトホールを同時に形成すること
が可能で、製造コストが低減される記憶装置コンタクト
ホールの形成方法を提供することにある。
スクを以って各コンタクトホールを同時に形成すること
が可能で、製造コストが低減される記憶装置コンタクト
ホールの形成方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明の記憶装置コンタクトホールの形成方法は記憶
セルアレー領域と周辺回路領域を有する半導体基板にコ
ンタクトホールを形成する方法において、（a）前記基
板に第１の酸化層を形成する段階と、（ｂ）前記第１の
酸化層に、伝導層と該伝導層を被覆する窒化シリコン層
及びサイドウォールからなるゲート構造を複数形成する
段階と、（ｃ）前記複数のゲート構造の外側に沿って保
護層を形成する段階と、（ｄ）前記基板及び複数のゲー
ト構造を全面的に被覆するように第２の酸化層を形成す
る段階と、（e）前記複数ゲート構造のサイドウォール
をマスクとし且つ酸化物対窒化物のエッチング選択比が
大きい条件で前記第２の酸化層をエッチングすることに
より、前記記憶セルアレー領域にビット線コンタクトホ
ールを、前記周辺回路領域に周辺回路用コンタクトホー
ル及びゲート用コンタクトホールを形成し、且つ、前記
保護層を前記ビット線コンタクトホール及び前記周辺回
路用コンタクトホールから露出させると共に前記窒化シ
リコン層を前記ゲート用コンタクトホールから部分的に
露出させる段階と、（ｆ）窒化物対酸化物のエッチング
選択比が大きい且つ窒化物において縦方向のエッチング
速度が横方向のエッチング速度より大きいという条件で
前記各コンタクトホールをエッチングすることにより、
前記ビット線コンタクトホール及び周辺回路用コンタク
トホールの下方の保護層を除去し第１の酸化層を露出さ
せると共に前記ゲート用コンタクトホールからゲート構
造の窒化シリコン層下方の構成を露出させる段階とから
なる。
の本発明の記憶装置コンタクトホールの形成方法は記憶
セルアレー領域と周辺回路領域を有する半導体基板にコ
ンタクトホールを形成する方法において、（a）前記基
板に第１の酸化層を形成する段階と、（ｂ）前記第１の
酸化層に、伝導層と該伝導層を被覆する窒化シリコン層
及びサイドウォールからなるゲート構造を複数形成する
段階と、（ｃ）前記複数のゲート構造の外側に沿って保
護層を形成する段階と、（ｄ）前記基板及び複数のゲー
ト構造を全面的に被覆するように第２の酸化層を形成す
る段階と、（e）前記複数ゲート構造のサイドウォール
をマスクとし且つ酸化物対窒化物のエッチング選択比が
大きい条件で前記第２の酸化層をエッチングすることに
より、前記記憶セルアレー領域にビット線コンタクトホ
ールを、前記周辺回路領域に周辺回路用コンタクトホー
ル及びゲート用コンタクトホールを形成し、且つ、前記
保護層を前記ビット線コンタクトホール及び前記周辺回
路用コンタクトホールから露出させると共に前記窒化シ
リコン層を前記ゲート用コンタクトホールから部分的に
露出させる段階と、（ｆ）窒化物対酸化物のエッチング
選択比が大きい且つ窒化物において縦方向のエッチング
速度が横方向のエッチング速度より大きいという条件で
前記各コンタクトホールをエッチングすることにより、
前記ビット線コンタクトホール及び周辺回路用コンタク
トホールの下方の保護層を除去し第１の酸化層を露出さ
せると共に前記ゲート用コンタクトホールからゲート構
造の窒化シリコン層下方の構成を露出させる段階とから
なる。
【００１１】また、前述した本発明の記憶装置コンタク
トホールの形成方法において、前記段階（ｆ）の直後
に、エッチング法（例えばウェットエッチング法）を以
って前記ビット線コンタクトホール及び周辺回路用コン
タクトホールの下方の第１の酸化層を除去し前記基板を
露出させる段階を設けても良い。
トホールの形成方法において、前記段階（ｆ）の直後
に、エッチング法（例えばウェットエッチング法）を以
って前記ビット線コンタクトホール及び周辺回路用コン
タクトホールの下方の第１の酸化層を除去し前記基板を
露出させる段階を設けても良い。
【００１２】また、縦方向のエッチング速度を横方向の
エッチング速度の３倍以上にしたり酸化物対窒化物のエ
ッチング選択比を１０―１５にしたり窒化物対酸化物の
エッチング選択比を２―４にしたりするように適当にエ
ッチングの選択性を調整することにより、エッチングの
際ゲート上方の約４０―６０％の窒化シリコン層が除去
されるに対し、コンタクトホール下方の窒化シリコン層
が僅か１０％除去される。更に、コンタクトホール底か
ら基板やゲートの伝導部を露出させるまでエッチングす
る場合でも、サイドウォールを過剰エッチングすること
がなく、回路ショートが生じられない。よって、良質な
コンタクトホールが形成される。
エッチング速度の３倍以上にしたり酸化物対窒化物のエ
ッチング選択比を１０―１５にしたり窒化物対酸化物の
エッチング選択比を２―４にしたりするように適当にエ
ッチングの選択性を調整することにより、エッチングの
際ゲート上方の約４０―６０％の窒化シリコン層が除去
されるに対し、コンタクトホール下方の窒化シリコン層
が僅か１０％除去される。更に、コンタクトホール底か
ら基板やゲートの伝導部を露出させるまでエッチングす
る場合でも、サイドウォールを過剰エッチングすること
がなく、回路ショートが生じられない。よって、良質な
コンタクトホールが形成される。
【００１３】また、前述した本発明の記憶装置コンタク
トホールの形成方法において、各ゲート構造の伝導層は
多結晶シリコンを用いても良い。ここで、該多結晶シリ
コン層に金属層、例えば、タングステンシリコン層を被
覆しても良い。更に、第１の酸化層は酸化シリコンを用
いたり、第２の酸化層をBPSGによる誘電層としたりする
ことも可能である。
トホールの形成方法において、各ゲート構造の伝導層は
多結晶シリコンを用いても良い。ここで、該多結晶シリ
コン層に金属層、例えば、タングステンシリコン層を被
覆しても良い。更に、第１の酸化層は酸化シリコンを用
いたり、第２の酸化層をBPSGによる誘電層としたりする
ことも可能である。
【００１４】なお、エッチング段階において、ゲート構
造両側のサイドウォールをも多少エッチングすることが
避けられないため、酸化層を全面的に堆積する前に、エ
ッチング停止層として保護層を形成する必要がある。但
し、保護層の厚さを適当に調節するのは好ましい。例え
ば、保護層はより厚い場合、後続の段階にて形成するコ
ンタクトホールの径が小さくなる。一般、保護層及びサ
イドウォールは化学気相成長法により形成される。その
材料としては窒化シリコンや窒酸珪化物等が挙げられ
る。また、その厚さは２０―４０nmとすれば良い。
造両側のサイドウォールをも多少エッチングすることが
避けられないため、酸化層を全面的に堆積する前に、エ
ッチング停止層として保護層を形成する必要がある。但
し、保護層の厚さを適当に調節するのは好ましい。例え
ば、保護層はより厚い場合、後続の段階にて形成するコ
ンタクトホールの径が小さくなる。一般、保護層及びサ
イドウォールは化学気相成長法により形成される。その
材料としては窒化シリコンや窒酸珪化物等が挙げられ
る。また、その厚さは２０―４０nmとすれば良い。
【００１５】
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
【００１６】図２乃至図６は本発明の実施例に係る記憶
装置コンタクトホールの形成方法を説明する断面図であ
る。
装置コンタクトホールの形成方法を説明する断面図であ
る。
【００１７】図２は記憶装置コンタクトホールの形成方
法による最初の段階を示す図である。先ず、図２に示す
ように、順次に半導体基板１０に第１の酸化層１１を形
成、該第１の酸化層１１に伝導層（例えば、多結晶シリ
コン層１７、またはタングステンシリコン層１６に被覆
された多結晶シリコン層１７からなる）と窒化シリコン
層１５及びサイドウォール１４からなるゲートG1を複数
形成する。
法による最初の段階を示す図である。先ず、図２に示す
ように、順次に半導体基板１０に第１の酸化層１１を形
成、該第１の酸化層１１に伝導層（例えば、多結晶シリ
コン層１７、またはタングステンシリコン層１６に被覆
された多結晶シリコン層１７からなる）と窒化シリコン
層１５及びサイドウォール１４からなるゲートG1を複数
形成する。
【００１８】次に、複数のゲートG1の外側（外壁及び上
表面）に沿って保護層１２を形成する。保護層１２の形
成方法としては、例えば、SiH4とN2O及びN2が存在する
気相における減圧化学気相成長（LPCVD）法が挙げられ
る。また、保護層１２の材質を例えば窒化シリコンに、
その厚さを２０―４０nmにすれば良い。該保護層１２は
後続のエッチング段階にてゲートG1がエッチングにより
破損されショートが発生することを防止する。
表面）に沿って保護層１２を形成する。保護層１２の形
成方法としては、例えば、SiH4とN2O及びN2が存在する
気相における減圧化学気相成長（LPCVD）法が挙げられ
る。また、保護層１２の材質を例えば窒化シリコンに、
その厚さを２０―４０nmにすれば良い。該保護層１２は
後続のエッチング段階にてゲートG1がエッチングにより
破損されショートが発生することを防止する。
【００１９】次に、図３に示すように、基板１０及び複
数のゲートG1を全面的に被覆するようにBPSG層（第２の
酸化層）２３を形成する。具体的に言えば、例えば、TE
OS及びO3等が存在する気相においてサブ大気圧化学気相
成長（SACVD）法で硼素燐シリケートガラス（BPSG）を
堆積した上化学的機械的研磨をしてBPSG層２３を形成す
る。
数のゲートG1を全面的に被覆するようにBPSG層（第２の
酸化層）２３を形成する。具体的に言えば、例えば、TE
OS及びO3等が存在する気相においてサブ大気圧化学気相
成長（SACVD）法で硼素燐シリケートガラス（BPSG）を
堆積した上化学的機械的研磨をしてBPSG層２３を形成す
る。
【００２０】次に、先ずフォトレジストの塗布、露光、
現像、ベーキング等プロセスを以ってBPSG層２３の表面
にフォトレジストパターン（図示してない）を形成す
る。この後、該フォトレジストパターンをマスクとし
（言わば、複数ゲートG1のサイドウォール１４をマスク
とする）且つ酸化物対窒化物のエッチング選択比が大き
いという条件で、BPSG層２３をエッチングする。これに
より、記憶セルアレー領域Aにビット線コンタクトホー
ル（CB）３０を、周辺回路領域Sに周辺回路用コンタク
トホール（CS）３２及びゲート用コンタクトホール（C
G）３１を形成し、且つ、保護層１２をコンタクトホー
ル３０及び３２の底から露出させると共に窒化シリコン
層１５をコンタクトホール３１の底から部分的に露出さ
せる（図４参照）。この段階では、酸化物対窒化物の選
択比は１０（または１０―１５）とするのは望ましい。
なお、BPSG層２３をエッチングする際、保護層１２及び
サイドウォール１４も多少除去されることがある。
現像、ベーキング等プロセスを以ってBPSG層２３の表面
にフォトレジストパターン（図示してない）を形成す
る。この後、該フォトレジストパターンをマスクとし
（言わば、複数ゲートG1のサイドウォール１４をマスク
とする）且つ酸化物対窒化物のエッチング選択比が大き
いという条件で、BPSG層２３をエッチングする。これに
より、記憶セルアレー領域Aにビット線コンタクトホー
ル（CB）３０を、周辺回路領域Sに周辺回路用コンタク
トホール（CS）３２及びゲート用コンタクトホール（C
G）３１を形成し、且つ、保護層１２をコンタクトホー
ル３０及び３２の底から露出させると共に窒化シリコン
層１５をコンタクトホール３１の底から部分的に露出さ
せる（図４参照）。この段階では、酸化物対窒化物の選
択比は１０（または１０―１５）とするのは望ましい。
なお、BPSG層２３をエッチングする際、保護層１２及び
サイドウォール１４も多少除去されることがある。
【００２１】次に、窒化物対酸化物のエッチング選択比
が大きい且つ窒化物において縦方向のエッチング速度が
横方向のエッチング速度より大きいという条件でコンタ
クトホール３０，３１及び３２をエッチングする。これ
により、ゲート用コンタクトホール３１下方の窒化シリ
コン層１５を完全に除去し窒化シリコン層１５の下方の
構成（タングステンシリコン層１６）を露出させると共
に、コンタクトホール３０及び３２の底から第１の酸化
層１１を露出させる（図５参照）。なお、この段階では
窒化物対酸化物のエッチング選択比を２（または２―
３）であり、窒化物における縦方向のエッチング速度が
横方向のエッチング速度の３倍以上であることが好まし
い。
が大きい且つ窒化物において縦方向のエッチング速度が
横方向のエッチング速度より大きいという条件でコンタ
クトホール３０，３１及び３２をエッチングする。これ
により、ゲート用コンタクトホール３１下方の窒化シリ
コン層１５を完全に除去し窒化シリコン層１５の下方の
構成（タングステンシリコン層１６）を露出させると共
に、コンタクトホール３０及び３２の底から第１の酸化
層１１を露出させる（図５参照）。なお、この段階では
窒化物対酸化物のエッチング選択比を２（または２―
３）であり、窒化物における縦方向のエッチング速度が
横方向のエッチング速度の３倍以上であることが好まし
い。
【００２２】次に、ウェットエッチング法を以ってコン
タクトホール３０及び３２の下方の第１の酸化層１１を
除去し半導体基板１０を露出させる。なお、この段階は
本発明方法に組み込まなくても良い。
タクトホール３０及び３２の下方の第１の酸化層１１を
除去し半導体基板１０を露出させる。なお、この段階は
本発明方法に組み込まなくても良い。
【００２３】以上、DRAM製造工程に適する方法として本
発明の記憶装置コンタクトホールの形成方法を説明した
が、当業者の見地から、当然ながら本発明の記憶装置コ
ンタクトホールの形成方法はその他の記憶装置、例え
ば、SRAMの製造工程にも適する。
発明の記憶装置コンタクトホールの形成方法を説明した
が、当業者の見地から、当然ながら本発明の記憶装置コ
ンタクトホールの形成方法はその他の記憶装置、例え
ば、SRAMの製造工程にも適する。
【００２４】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
【００２５】
【発明の効果】本発明の記憶装置コンタクトホールの形
成方法によれば、所定のエッチング選択比及び高異方性
（縦方向のエッチング速度が横方向のエッチング速度よ
り大きい）によるエッチングを行い、サイドウォールを
利用して自己整合コンタクト（SAC）を実施することに
より、ビット線コンタクトホール（CB）と周辺回路用コ
ンタクトホール（CS）及びゲート用コンタクトホール
（CG）を同時に形成することができる。しかも、コンタ
クトホールの位置ずれや重なり合いなどのアライメント
誤差が生じないためゲート両側のサイドウォールを過剰
エッチングすることがない。したがって、回路のショー
トやジャンクションリークの増加及びドレイン飽和電流
の減少等問題が避けられる。
成方法によれば、所定のエッチング選択比及び高異方性
（縦方向のエッチング速度が横方向のエッチング速度よ
り大きい）によるエッチングを行い、サイドウォールを
利用して自己整合コンタクト（SAC）を実施することに
より、ビット線コンタクトホール（CB）と周辺回路用コ
ンタクトホール（CS）及びゲート用コンタクトホール
（CG）を同時に形成することができる。しかも、コンタ
クトホールの位置ずれや重なり合いなどのアライメント
誤差が生じないためゲート両側のサイドウォールを過剰
エッチングすることがない。したがって、回路のショー
トやジャンクションリークの増加及びドレイン飽和電流
の減少等問題が避けられる。
【００２６】また、本発明の記憶装置コンタクトホール
の形成方法は同一なフォトマスクで異なるコンタクトホ
ールを同時に形成することができるため、製造コストの
低減に寄与することも図られる。
の形成方法は同一なフォトマスクで異なるコンタクトホ
ールを同時に形成することができるため、製造コストの
低減に寄与することも図られる。
【図１】コンタクトホールを有するDRAM装置を示す断面
図である。
図である。
【図２】本発明の実施例に係る記憶装置コンタクトホー
ルの形成方法による最初の製造段階を示す断面図であ
る。
ルの形成方法による最初の製造段階を示す断面図であ
る。
【図３】図２に示す段階に続く段階を示す図である。
【図４】図３に示す段階に続く段階を示す図である。
【図５】図４に示す段階に続く段階を示す図である。
【図６】図５に示す段階に続く段階を示す図である。
【符号の説明】
１０ 半導体基板
１１ 第１の酸化層
１２ 保護層
１３ 第２の酸化層
１４ サイドウォール
１５ 窒化シリコン層
１６ タングステンシリコン層
１７ 多結晶シリコン層
１８ 伝導層
２３ BPSG層
３０ ビット線コンタクトホール
３１ ゲート用コンタクトホール
３２ 周辺回路用コンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 21/302 Ｊ
27/10 ４８１
27/108
(72)発明者 ブライアン エス リー
台湾，シンチュ，ウー−リン・ロード，レ
ーン175，９番，19Ｆ−２
Ｆターム(参考） 4M104 AA01 BB01 BB28 BB40 CC01
CC05 DD02 DD04 DD08 DD09
DD11 DD16 DD17 DD18 DD19
DD23 EE05 EE08 EE09 EE14
EE15 EE17 FF04 FF14 GG16
HH12 HH14 HH18 HH20
5F004 AA05 DA01 DA16 DA23 DB06
DB07 EB01
5F033 HH04 HH28 LL04 MM07 MM15
NN40 QQ09 QQ16 QQ19 QQ21
QQ22 QQ25 QQ28 QQ30 QQ37
QQ48 RR04 RR06 RR08 RR15
SS02 SS04 SS12 SS13 TT08
VV16 XX03 XX15 XX31 XX34
5F048 AC01 BA01 BB05 BB08 BF15
BF16
5F083 JA35 MA03 MA04 MA15 MA20
NA08 PR06 PR42 PR52
Claims (11)
- 【請求項１】 記憶セルアレー領域と周辺回路領域を有
する半導体基板にコンタクトホールを形成する方法にお
いて、 （a）前記基板に第１の酸化層を形成する段階と、 （ｂ）前記第１の酸化層に、伝導層と該伝導層を被覆す
る窒化シリコン層及びサイドウォールからなるゲート構
造を複数形成する段階と、 （ｃ）前記複数のゲート構造の外側に沿って保護層を形
成する段階と、 （ｄ）前記基板及び複数のゲート構造を全面的に被覆す
るように第２の酸化層を形成する段階と、 （e）前記複数ゲート構造のサイドウォールをマスクと
し且つ酸化物対窒化物のエッチング選択比が大きい条件
で前記第２の酸化層をエッチングすることにより、前記
記憶セルアレー領域にビット線コンタクトホールを、前
記周辺回路領域に周辺回路用コンタクトホール及びゲー
ト用コンタクトホールを形成し、且つ、前記保護層を前
記ビット線コンタクトホール及び前記周辺回路用コンタ
クトホールから露出させると共に前記窒化シリコン層を
前記ゲート用コンタクトホールから部分的に露出させる
段階と、 （ｆ）窒化物対酸化物のエッチング選択比が大きい且つ
窒化物において縦方向のエッチング速度が横方向のエッ
チング速度より大きいという条件で前記各コンタクトホ
ールをエッチングすることにより、前記ビット線コンタ
クトホール及び周辺回路用コンタクトホールの下方の保
護層を除去し第１の酸化層を露出させると共に前記ゲー
ト用コンタクトホールからゲート構造の窒化シリコン層
下方の構成を露出させる段階とからなることを特徴とす
る記憶装置コンタクトホールの形成方法。 - 【請求項２】 前記段階（ｆ）の直後にウェットエッチ
ング法を以って前記ビット線コンタクトホール及び周辺
回路用コンタクトホールの下方の第１の酸化層を除去し
前記基板を露出させることを特徴とする請求項１に記載
の記憶装置コンタクトホールの形成方法。 - 【請求項３】 酸化物対窒化物のエッチング選択比は１
０―１５であることを特徴とする請求項１または２に記
載の記憶装置コンタクトホールの形成方法。 - 【請求項４】 窒化物対酸化物のエッチング選択比は２
―４であることを特徴とする請求項１乃至３のうちいず
れか一項に記載の記憶装置コンタクトホールの形成方
法。 - 【請求項５】 前記伝導層は多結晶シリコン層、または
タングステンシリコン層に被覆された多結晶シリコン層
からなることを特徴とする請求項１乃至４のうちいずれ
か一項に記載の記憶装置コンタクトホールの形成方法。 - 【請求項６】 前記第１の酸化層は酸化シリコン層であ
ることを特徴とする請求項１乃至５のうちいずれか一項
に記載の記憶装置コンタクトホールの形成方法。 - 【請求項７】 前記第２の酸化層はBPSG層であることを
特徴とする請求項１乃至６のうちいずれか一項に記載の
記憶装置コンタクトホールの形成方法。 - 【請求項８】 前記保護層は窒化シリコン層であること
を特徴とする請求項１乃至７のうちいずれか一項に記載
の記憶装置コンタクトホールの形成方法。 - 【請求項９】 前記保護層の厚さは約２０―４０nmであ
ることを特徴とする請求項１乃至８のうちいずれか一項
に記載の記憶装置コンタクトホールの形成方法。 - 【請求項１０】 段階（ｆ）において縦方向のエッチン
グ速度が横方向のエッチング速度の３倍以上であること
を特徴とする請求項１乃至９のうちいずれか一項に記載
の記憶装置コンタクトホールの形成方法。 - 【請求項１１】 前記サイドウォールの材質は窒化シリ
コンであることを特徴とする請求項１乃至１０のうちい
ずれか一項に記載の記憶装置コンタクトホールの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183216A JP2003007817A (ja) | 2001-06-18 | 2001-06-18 | 記憶装置コンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183216A JP2003007817A (ja) | 2001-06-18 | 2001-06-18 | 記憶装置コンタクトホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007817A true JP2003007817A (ja) | 2003-01-10 |
Family
ID=19023194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001183216A Pending JP2003007817A (ja) | 2001-06-18 | 2001-06-18 | 記憶装置コンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007817A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9716162B2 (en) | 2014-07-28 | 2017-07-25 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN112466880A (zh) * | 2020-11-04 | 2021-03-09 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
-
2001
- 2001-06-18 JP JP2001183216A patent/JP2003007817A/ja active Pending
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| CN112466880A (zh) * | 2020-11-04 | 2021-03-09 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN112466880B (zh) * | 2020-11-04 | 2023-09-12 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
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