KR20040088301A - 비트라인 콘택플러그 형성방법 - Google Patents

Abstract

본 발명은 반도체 장치의 비트라인 컨택플러그(bit line contact plug) 형성방법에 관한 것으로, 비트라인 콘택플러그 형성시 셀영역과 페리/코어영역에 대해 종래 2단계에 걸쳐 진행해 오던 것을 랜딩플러그 콘택 형성 시의 마스크 배열을 셀영역과 페리/코어영역을 동시에 오픈할 수 있도록 변경함으로써 단 한번의 공정만으로도 셀영역과 페리/코어영역에 동시에 비트라인 콘택플러그 형성을 가능하게 하는 발명에 관한 것이다.

Description

비트라인 콘택플러그 형성방법{Method for Forming Bit Line Contact Plug}

본 발명은 반도체 장치에 있어 비트라인 콘택플러그(bit line contact plug) 의 형성방법에 관한 것이다.

반도체 장치, 예컨대 반도체 메모리 장치에는 다수의 콘택플러그들이 형성된다. 통상적으로 콘택플러그를 형성하기 위해서는 다음과 같은 공정들을 수행한다. 즉, 통상적인 리소그래피법에 의한 노광 및 현상을 수행하여 마스크패턴을 형성한다. 그리고, 그 마스크 패턴에 의해 노출되는 면을 식각하여 콘택홀을 형성한다. 콘택홀이 형성되면 하부막표면이 노출되며, 이 후 상기 콘택홀이 매립되도록 도전체를 증착함으로써 콘택플러그가 형성된다.

그런데, 반도체 장치에서 종래의 비트라인 콘택플러그 형성방법은 셀영역과 페리/코어 영역의 비트라인 콘택플러그 형성시 디바이스 구조의 단차를 해소하지 못하여 콘택플러그를 형성하는 공정을 두 번에 나누어 실시하게 되므로 공정의 복잡화와 공정 마진의 감소 등의 문제가 있었다.

이하, 첨부한 도면을 참고로 이러한 종래기술에 의한 비트라인 콘택플러그 형성방법의 문제점을 더욱 상세히 설명하기로 한다.

도 1a에 도시된 바와 같이, 반도체 장치의 구조 및 용도적 특성에 따라 형성된 하부 적층구조 위에 게이트(1)를 형성하고, 셀과 페리/코어 영역 전체에 대해 게이트(1)를 실링하기 위해 제 1 나이트라이드(2)를 적층한 후, 상기 셀영역과 상기 페리/코어영역 전면에 LDD층(3)을 적층한다.

이 후, 도 1b에 도시된 바와 같이, 상기 셀 영역에 대하여 셀 클로즈마스크(cell close mask, 4)를 통해 상기 셀영역 이외의 부분만 노출시킨 후 LDD층(3)을 식각하여 상기 페리/코어 영역의 게이트(1) 부분에 LDD 식각에 의한 사이드월(5)을 형성시킨다.

이어서, 도 1c에 도시된 바와 같이, 상기 셀영역을 오픈하고 식각에 의해 상기 셀영역의 LDD층(3)을 제거한 후 상기 셀과 상기 페리/코어영역 전체에 대해 제 2 나이트라이드(6)를 증착한다.

그리고, 도 1d에 도시된 바와 같이, BPSG(boron phosphorus silicate glass, 7)를 증착하고 상기 셀영역을 오픈하는 마스킹을 하여 상기 셀영역을 식각한 후 화학기계적 평탄화(CMP, chemical mechenical polishing)에 의한 평탄화 작업을 실시한다.

이 후, 상기 셀영역에 랜딩플러그 콘택을 형성하기 위하여 마스크를 형성하고 이에 따라 상기 BPSG를 식각함으로써 상기 셀영역 내 플러그 영역을 오픈한 후, 도 1e에 도시된 바와 같이,상기 게이트(1)를 둘러 싸고 있던 상기 제 2 나이트라이드(6)를 식각하여 상기 셀영역에 게이트스페이서(8)를 형성하고 랜딩플러그 콘택홀을 형성한다.

또한, 도 1e에 도시된 바와 같이, 상기 셀영역의 상기 랜딩플러그 콘택홀이 형성된 부위 내에 폴리실리콘(9)을 증착하고, 상기 셀영역의 고밀도성에 따른 단차극복 및 효과적인 평탄화를 위해 상기 폴리실리콘 영역을 에치백 및 화학기계적 평탄화에 의해 평탄화하며, 층간절연막(10)을 HDP(high density plasma)에 의해 증착한 후 상기 형성된 상기 층간절연막(10)에 대해 화학기계적 평탄화에 의한 평탄화작업을 실시한다.

마지막으로, 도 1f에 도시된 바와 같이, 상기 셀영역의 비트라인 콘택이 형성되어야 될 부위에 대해 마스킹 및 식각을 한 후, 폴리실리콘 등으로 비트라인 콘택플러그(11)를 형성한다. 그리고, 상기 페리/코어영역의 비트라인 콘택이 형성되어야 될 부위에 대한 마스킹 및 식각작업을 실시한 후, 폴리실리콘 등으로 비트라인 콘택플러그(12)를 형성한다.

그러나, 상기와 같이 종래기술에 따른 반도체 장치의 비트라인 콘택플러그(bit line contact plug) 형성방법은, 셀영역과 페리/코어 영역의 비트라인 콘택플러그 형성시 디바이스 구조의 단차를 해소하지 못하여 셀영역과 페리/코어영역에 대해 각각 별개의 공정을 통해 콘택플러그를 형성함으로써 콘택플러그 형성공정을 두 번에 나누어 실시하여 공정의 복잡화와 공정 마진의 감소 등의 문제가 있었다.

본 발명이 이루고자 하는 기술적 과제는, 이와 같은 종래의 문제를 해결하여 비트라인 콘택플러그 형성시 종래의 2단계에 걸쳐 진행해 오던 것을 랜딩플러그 콘택 형성 시의 마스크 배열을 변경함으로써 단 한번의 공정만으로도 셀영역과 페리/코어영역에 동시에 비트라인 콘택플러그를 형성하도록 하여 공정단순화와 공정마진 증대 및 공정안정화를 이루려는 것이다.

도 1a 내지 도 1f는 반도체 장치에 관한 종래의 비트라인 콘택플러그 형성방법을 나타낸 단면도이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 비트라인 콘택플러그 형성방법의 일 실시예를 나타낸 단면도이다.

< 도면의 주요부분에 대한 부호의 설명 >

1, 101 : 게이트 2, 102 : 제 1 나이트라이드

3, 103 : LDD

4, 104 : 셀클로스 마스크(cell close mask)

5, 105 : 사이드월(side wall) 6, 106 : 제 2 나이트라이드

7, 107 : BPSG(boron phosphorus silicate glass)

8, 108 : 게이트스페이서 9, 109 : 폴리실리콘

10, 110 : 층간절연막 11, 12, 111 : 비트라인 콘택플러그

상기 목적을 달성하기 위한 본 발명은,

(가) 반도체 기판 상에 형성된 셀영역 및 페리/코어영역의 게이트 위에 제 1 층간절연막을 형성한 후 평탄화 작업을 실시하는 단계와, (나) 상기 평탄화 작업의 결과물에 대하여 상기 셀영역과 상기 페리/코어 영역의 랜딩플러그 콘택영역에 랜딩플러그 콘택홀을 형성하는 단계와, (다)상기 랜딩플러그 콘택홀에 폴리실리콘을 증착한 후 평탄화하는 단계와, (라) 상기 단계 (다)의 결과물 상에 제 2 층간절연막을 증착 및 평탄화하고 상기 셀영역과 상기 페리/코어영역에 비트라인 콘택플러그를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 비트라인 콘택플러그 형성방법을 제공한다.

상기 단계 (가)에 있어서, 상기 제 1 층간 절연막으로 BPSG층을 증착하고 상기 셀영역을 오픈하는 마스킹 및 식각을 한 후, 화학기계적 평탄화작업에 의한 평탄화 작업을 실시하는 것이 바람직하다.

상기 단계 (나)에 있어서, 상기 셀영역의 게이트부위에는 나이트라이드 식각에 의한 게이트스페이서를 형성하고 랜딩플러그 콘택홀이 형성되는 것이 바람직하다.

상기 단계 (라)에 있어서, 상기 제 2 층간절연막으로는 HDP(high density plasma)를 적용하여 증착하는 것이 바람직하다.

본 발명은 랜딩플러그 콘택홀을 형성하는데 사용되는 마스크의 배열을 달리함으로써, 상기 셀영역과 페리/코어영역에 동시에 랜딩플러그 콘택홀을 형성하고,이에 따라 비트라인 콘택플러그를 동시에 형성할 수 있어서, 공정 마진을 증대시키고 공정안정화와 원가절감 및 공정단순화를 이룰 수 있으며 비트라인 콘택플러그가 한 번에 형성됨으로써 비트라인 배열시 하나의 하부층에 대해서 고려하여 공정마진을 증가시키고 콘택사이즈의 조절이 용이하게 하는 것을 특징으로 한다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따라 반도체소자의 비트라인 콘택플러그의 형성방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 2a 내지 도 2e를 참조하여 본 발명에 의한 비트라인 콘택콘택그 형성방법을 설명하면 다음과 같다.

도 2a에 도시된 바와 같이, 반도체 장치의 구조 및 용도적 특성에 따라 형성된 하부 적층구조 위에 게이트(101)를 형성하고, 셀과 페리/코어 영역 전체에 대해 게이트(101)를 실링하기 위해 제 1 나이트라이드(102)를 적층한 후, 상기 셀영역과 상기 페리/코어영역 전면에 LDD층(103)을 적층한다.

이 후, 도 2b에 도시된 바와 같이, 상기 셀영역에 대하여 셀 클로즈 마스크(104)를 하여 상기 셀영역 이외의 부분만 노출시킨 후 LDD층(103)을 식각하여 상기 페리/코어 영역의 상기 게이트(101) 부분에 LDD층(103) 식각에 의한 사이드월(105)을 형성시킨다.

이어서, 도 2c에 도시된 바와 같이, 상기 셀영역을 오픈하고 식각에 의해 상기 셀영역의 LDD층(103)을 제거한 후, 상기 셀과 상기 페리/코어영역 전체에 대해 제 2 나이트라이드(106)를 증착한다

그리고, 도 2d에 도시된 바와 같이, BPSG(107)를 증착하고 상기 셀영역을 오픈하는 마스킹 및 식각을 하고 화학기계적 평탄화에 의한 평탄화 작업을 실시한다.

이 후, 상기 셀영역과 상기 페리/코어영역에 랜딩플러그 콘택형성을 위한 마스킹 및 식각을 하여 랜딩플러그 콘택형성 영역을 오픈한 후, 도 2e에 도시된 바와 같이 마스킹 및 식각에 의해 상기 셀영역과 상기 페리/코어영역에 랜딩플러그 콘택홀을 형성한다. 이 때 상기 셀영역의 게이트(101)부위에 있는 상기 랜딩플러그 콘택홀은, 층간 절연막으로 증착되어 있던 상기 제 2 나이트라이드(106)를 식각하여 게이트스페이서(108)를 형성하고, 형성된다. 이와 같이 함으로써 이 후 상기 셀영역과 상기 페리/코어영역에 비트라인 콘택플러그 형성 공정을 동시에 한번의 공정으로 할 수 있게 된다.

이 후, 상기 랜딩플러그 콘택홀이 형성된 부위에 폴리실리콘(109)을 증착한 후, 상기 셀영역의 고밀도성에 따른 단차극복 및 효과적인 평탄화를 위해 상기 폴리실리콘 영역을 에치백 및 화학기계적 평탄화에 의해 평탄화하며, 층간절연막(110)을 HDP에 의해 증착한 후 상기 형성된 층간절연막(110)에 대해 화학기계적 평탄화에 의한 평탄화 작업을 실시한다.

마지막으로, 도 2f에 도시된 바와 같이, 상기 셀영역과 상기 페리/코어영역내의 비트라인 콘택이 형성되어야 될 부위에 대해 동시에 마스킹 및 식각을 한 후,폴리실리콘 등으로 비트라인 콘택플러그(111)를 형성한다.

이상 설명한 바와 같이, 본 발명에 따르면 단순한 레이아웃(layout) 변경으로 셀영역과 페리/코어영역에 비트라인 콘택플러그를 동시에 형성할 수 있어 공정마진의 증대와 공정안정화를 이룰 수 있고, 비트라인 콘택형성공정을 한 공정으로 줄임으로써 공정단순화 및 비트라인 콘택 마스크의 셀영역과 페리/코어영역에의 동시 사용에 의한 비트라인 콘택 마스크 사용을 줄임에 따른 원가절감을 이룰 수 있으며, 또한 비트라인 콘택이 한 번에 진행됨으로써 비트라인 배열시 하나의 하부층에 대해 고려하여 공정 마진을 증가시키고 콘택사이즈의 조절도 용이하다.

Claims (4)

1. (가) 반도체 기판 상에 형성된 셀영역 및 페리/코어영역의 게이트 위에 제 1 층간절연막을 형성한 후 평탄화 작업을 실시하는 단계와,

   (나) 상기 평탄화 작업의 결과물에 대하여 상기 셀영역과 상기 페리/코어 영역의 랜딩플러그 콘택영역에 랜딩플러그 콘택홀을 형성하는 단계와,

   (다) 상기 랜딩플러그 콘택홀에 폴리실리콘을 증착한 후 평탄화하는 단계와,

   (라) 상기 단계 (다)의 결과물 상에 제 2 층간절연막을 증착 및 평탄화하고 상기 셀영역과 상기 페리/코어영역에 비트라인 콘택플러그를 형성하는 단계를

   포함하여 구성되는 것을 특징으로 하는 반도체소자의 비트라인 콘택플러그 형성방법.
2. 제 1항에 있어서, 상기 단계 (가)는 상기 제 1 층간 절연막으로 BPSG층을 증착하고 상기 셀영역을 오픈하는 마스킹 및 식각을 한 후, 화학기계적 평탄화에 의한 평탄화작업을 실시하는 것을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 비트라인 콘택플러그 형성방법.
3. 제 1항에 있어서, 상기 단계 (나)는 상기 셀영역의 게이트부위에 나이트라이드 식각에 의한 게이트 스페이서를 형성하고 랜딩플러그 콘택홀을 형성하는 것을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 비트라인 콘택플러그 형성방법.
4. 제 1항에 있어서, 상기 단계 (라)는 상기 제 2 층간절연막을 HDP를 적용하여 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택플러그 형성방법.