KR20080060364A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR20080060364A KR1020060134334A KR20060134334A KR20080060364A KR 20080060364 A KR20080060364 A KR 20080060364A KR 1020060134334 A KR1020060134334 A KR 1020060134334A KR 20060134334 A KR20060134334 A KR 20060134334A KR 20080060364 A KR20080060364 A KR 20080060364A
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Abstract

본 발명은 셀 영역의 비트라인 콘택과 주변회로 영역의 비트라인 콘택을 동시에 형성하여 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역 및 주변회로 영역을 갖는 반도체 소자 제조방법에 있어서, 상기 셀 영역의 기판 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막을 포함한 상기 기판 상부 전면에 층간 절연막을 형성하는 단계와, 상기 셀 영역에서는 상기 식각 정지막 상에서 식각이 정지되도록 상기 셀 영역 및 상기 주변회로 영역의 상기 층간 절연막을 동시에 식각하여 상기 셀 영역 및 상기 주변회로 영역에 각각 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 상기 셀 영역의 상기 식각 정지막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
비트라인 콘택, 식각 정지막, 알루미늄 산화막

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위해 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 게이트 절연막
130 : 게이트 도전막 140 : 게이트 하드 마스크막
150 : 스페이서 160 : 제 1 층간 절연막
170 : 랜딩 플러그 180 : 식각 정지막
190 : 제 1 감광막 200 : 제 2 층간 절연막
210 : 아모포스 카본막 220 : 산화질화막
230 : 제 2 층간 절연막
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 DRAM(Dynamic Random Acess Memory) 소자의 비트라인(bit line) 형성 방법에 관한 것이다.
반도체 메모리 소장 중 DRAM 소자는 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 셀을 복수개 포함하는 셀 영역과 그 이외의 단위 소자들을 포함하는 주변회로 영역으로 크게 구분된다.
이러한 DRAM 소자에서 비트라인은 셀 트랜지스터의 소오스에 연결되어 실제로 데이터가 전송되는 라인으로, 셀 영역에서는 이러한 비트라인의 전기적 연결을 위해 게이트 전극(예컨대, 워드라인) 사이의 접합 영역과 연결된 랜딩 플러그와 비트라인 콘택 플러그를 통해 연결된다. 또한, 이러한 비트라인을 통해 전달된 셀 테이터를 감지 및 증폭하기 위한 비트라인 감지 증폭기를 포함하는 주변회로 영역에서는 비트라인 감지 증폭기와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
셀 영역의 비트라인 콘택은 랜딩 플러그와 비트라인을 연결시키는 역할을 하기 때문에 오픈 면적에 따라 셀 저항과 밀접한 관계가 있다. 또한, 주변회로 영역의 비트라인 콘택은 주변회로 영역에 형성되어 활성 영역 및 게이트를 비트라인과 연결시킴으로써 셀 영역의 비트라인 콘택과 같이 저항과 관계된 역할을 한다.
그런데, 종래에는 셀 영역의 비트라인 콘택은 랜딩 플러그를 노출시키는 타겟으로 식각 공정이 진행되고, 주변회로 영역의 비트라인 콘택은 반도체 기판을 노출시키는 타겟 및 게이트 전극을 노출시키는 타겟으로 식각 공정이 진행된다. 셀 영역의 랜딩 플러그를 노출시키기 위해서는 제 2 층간 절연막의 두께, 약 1200Å을 타겟으로 식각 공정이 진행되고, 주변회로 영역의 반도체 기판을 노출시키기 위해 서는 제 1 층간 절연막의 두께, 약 2400Å와 제 2 층간 절연막의 두께, 약 1200Å의 전체 두께 3600Å을 타겟으로 식각 공정이 진행된다. 또한, 주변회로 영역의 게이트 전극을 노출시키는 비트라인 콘택은 제 2 층간 절연막 1200Å과 게이트 하드 마스크막의 두께, 약 1000Å의 전체 두께 2400Å을 타겟으로 식각 공정이 진행된다.
또한, 셀 영역의 비트라인 콘택을 형성하기 위해서는 탄소 원자가 4개 이상 함유된 가스를 이용하여 게이트 하드 마스크막을 보호하면서 층간 절연막만을 선택적으로 식각해야 한다. 그러나, 주변회로 영역의 비트라인 콘택을 형성하기 위해서는 CF4와 같이 산화막과 질화막을 모두 식각하는 가스를 이용하여 식각 공정을 실시해야 한다.
상기와 같은 두가지 이유, 즉 식각 두께의 차이 및 식각 가스의 차이로 인해 셀 영역 및 주변회로 영역의 비트라인 콘택을 개별적으로 형성하였으며, 셀 영역의 비트라인 콘택을 먼저 형성한 후 주변 회로 영역의 비트라인 콘택을 형성하였다. 따라서, 마스크 및 식각 작업을 두번 실시해야 하므로 공정이 복잡해지게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 셀 영역의 비트라인 콘택과 주변회로 영역의 비트라인 콘택을 동시에 형성하여 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 영역 및 주변회로 영역을 갖는 반도체 소자 제조방법에 있어서, 상기 셀 영역의 기판 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막을 포함한 상기 기판 상부 전면에 층간 절연막을 형성하는 단계와, 상기 셀 영역에서는 상기 식각 정지막 상에서 식각이 정지되도록 상기 셀 영역 및 상기 주변회로 영역의 상기 층간 절연막을 동시에 식각하여 상기 셀 영역 및 상기 주변회로 영역에 각각 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 상기 셀 영역의 상기 식각 정지막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은, 게이트 전극 및 랜딩 플러그가 형성된 셀 영역에만 알루미늄 산화막을 형성하여 식각 정지막으로 사용한다. 알루미늄 산화막은 산화막과 질화막의 식각 가스에 높은 식각 선택비를 갖는다. 이러한 점을 이용하여 셀 영역에만 알루미늄 산화막을 형성하고, 주변회로 영역에서 산화막 및 질화막을 식각하여 비트라인 콘택을 형성하는 동안 셀 영역의 랜딩 플러그 및 게이트 하드 마스크막을 보호하게 된다. 따라서, 셀 영역의 비트라인 콘택과 주변회로 영역의 비트라인 콘택을 동시에 형성할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 셀 영역(A)과 주변회로 영역(B)을 갖는 반도체 기판(110) 상의 소정 영역에 소자 분리막(미도시)을 형성하여 액티브 영역과 필드 영역을 정의한다. 여기서, 셀 영역(A)은 반도체 메모리 셀이 형성되는 영역을 나타내고, 주변회로 영역(B)은 메모리 셀을 구동시키기 위한 구동회로를 포함하는 주변회로가 형성되는 영역을 나타낸다.
이어서, 셀 영역(A)의 반도체 기판(110) 상부의 소정 영역에 게이트 절연막(120), 게이트 도전막(130) 및 게이트 하드 마스크막(140)이 순차적으로 적층되고, 측벽에 스페이서(150)가 형성된 게이트 전극(G1)을 형성한다. 이때, 주변회로 영역(B)의 반도체 기판(110) 상부의 소정 영역에도 셀 영역(A)의 게이트 전극(G1)과 동일 구조의 게이트 전극(G2)이 형성된다. 주변회로 영역(B)의 게이트 전극(G2)은 셀 영역(A)의 게이트 전극(G1)과 동일 공정에 의해 형성되는 것이 바람직하다.
여기서, 게이트 절연막(120)은 산화막 또는 질화막을 이용하여 형성하고, 게이트 도전막(130)은 폴리실리콘막, 텅스텐막, 텅스텐 실리사이드막, 티타늄막, 티타늄 질화막 등의 도전막을 단독 또는 둘 이상 조합하여 형성하며, 게이트 하드 마 스크막(140)은 질화막을 이용하여 형성한다. 또한, 스페이서(150)는 게이트 전극(G1 및 G2)를 따라 질화막 또는 산화막을 단독 또는 조합하여 증착한 후 전면 식각 공정으로 게이트 전극(G1 및 G2)의 측벽에 형성한다. 이때, 스페이서(150)는 후속 식각 공정에서 게이트 전극(G1 및 G2)이 측면 손상되는 것을 방지하기 위해 형성하는 것이다.
이어서, 이온 주입 공정 등에 의해 셀 영역(A) 및 주변회로 영역(B)의 반도체 기판(110)에 접합 영역(미도시)을 형성할 수 있다.
그리고, 셀 영역(A) 및 주변회로 영역(B)을 포함한 전체 구조 상부에 제 1 층간 절연막(160)을 형성한 후, 게이트 하드 마스크막(140)이 노출되도록 평탄화 공정을 실시한다. 제 1 층간 절연막(160)은 산화막 계열의 물질 또는 유기 또는 무기 계열의 저유전막을 이용하여 형성하는데, 이는 게이트 하드 마스크막(140)과 식각 선택비가 차이나도록 즉, 높은 식각 선택비를 갖도록 하기 위함이다.
이때, 제 1 층간 절연막(160)을 산화막 계열의 물질막으로 형성할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용한다. 또한, 평탄화 공정은 에치백(etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 실시한다.
이어서, 셀 영역(A)의 게이트 전극(G1) 사이의 제 1 층간 절연막(160)을 제거하여 랜딩 플러그 콘택홀(미도시)을 형성한 후 랜딩 플러그 콘택홀에 도전층, 예 를들어 폴리실리콘막을 매립한다. 이에 의해, 셀 영역(A)의 게이트 전극(G1) 사이에는 랜딩 플러그(170)가 형성된다.
이어서, 셀 영역(A) 및 주변회로 영역(B)을 포함한 전체 구조 상부에 식각 정지막(180)을 형성한다. 여기서, 식각 정지막(180)은 산화막과 질화막의 식각 가스에 대해 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성한다.
이어서, 도 2에 도시된 바와 같이, 식각 정지막(180) 상부에 감광막을 도포한 후 주변회로 영역(B)을 노출시키는 포토마스크를 이용한 노광 및 현상 공정으로 제 1 감광막 패턴(190)을 형성한다.
이어서, 주변회로 영역(B)을 노출시키도록 패터닝된 제 1 감광막 패턴(190)을 식각 마스크로 주변회로 영역(B)의 식각 정지막(180) 및 제 1 층간 절연막(160)을 식각한다. 여기서, 식각 공정은 BCl3 가스와 불소(F) 함유 가스를 이용하여 2차에 걸쳐 실시한다. 이때, BCl3 가스에 의해 식각 정지막(180)이 제거되며, 불소 함유 가스에 의해 제 1 층간 절연막(160)과 게이트 하드 마스크막(140)이 제거된다.
특히, 식각 공정은 게이트 하드 마스크막(140)이 적어도 300Å 이상 제거되도록 과도 식각한다. 게이트 하드 마스크막(140)을 일정 두께 제거하는 이유는 이후 실시되는 주변회로 영역(B)의 게이트 도전막(130)을 노출시키는 콘택홀 형성 공정에서 콘택홀을 더욱 용이하게 형성하기 위함이다.
이어서, 도 3에 도시된 바와 같이, 제 1 감광막 패턴(190)을 제거하고, 셀 영역(A) 및 주변회로 영역(B)을 포함한 전체 구조 상부에 제 2 층간 절연막(200)을 형성한 후 제 2 층간 절연막(200)을 평탄화시킨다. 이때, 평탄화 공정은 에치백 공정 또는 CMP 공정 등을 이용하여 실시한다.
이어서, 제 2 층간 절연막(200) 상부에 아모포스 카본막(210)과 산화질화막(SiON)(220)을 형성한 후 그 상부에 감광막(미도시)을 도포한다. 여기서, 아모포스 카본막(210)은 감광막과의 마진 부족과 콘택홀의 찌그러짐 방지를 위한 하드 마스크의 역할을 하며, 산화질화막(220)은 아모포스 카본막(210)을 패터닝하기 위해 형성한다. 따라서, 아모포스 카본막(210)과 산화질화막(220)은 형성 공정은 선택적인 공정이 된다.
이이서, 비트라인 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막을 패터닝하여 제 2 감광막 패턴(230)을 형성한다. 여기서, 제 2 감광막 패턴(230)은 셀 영역(A)의 랜딩 플러그(160)가 형성된 부분과 주변회로 영역(B)의 게이트 전극(G2) 및 반도체 기판(110)이 형성된 부분에 해당하는 부분이 노출되도록 패터닝된다.
이어서, 도 4에 도시된 바와 같이, 제 2 감광막 패턴(230)을 식각 마스크로 식각 공정을 실시한다. 예컨대, 먼저 CF4, CHF3 및 O2 를 이용하여 산화질화막(220)을 식각한 후, N2 및 O2를 이용하여 아모포스 카본막(210)을 식각한다. 그리고, C5F8 가스를 사용하는 자기정렬 콘택(SAC) 공정을 이용하여 제 2 및 제 1 층간 절연막(200 및 160)을 식각한다. 제 2 및 제 1 층간 절연막(200 및 160)의 식각 공정은 타임 식각 공정을 이용하고 약 50%의 과도 식각으로 제 1 층간 절연막(160)이 완전 히 식각되도록 한다.
이때, 셀 영역(A)은 식각 정지막(180)에 의해 식각이 정지되며, 주변회로 영역(B)에서도 게이트 하드 마스크막(140)에서 식각이 정지된다. 그런데, 식각 정지막(180) 또는 게이트 하드 마스크막(140)이 형성되지 않은 주변회로 영역(B)의 반도체 기판(110)을 노출시키는 제 1 콘택홀(240)이 형성된다. 즉, 제 2 및 제 1 층간 절연막(200 및 160)이 자기정렬 콘택 공정에 의해 식각되므로 셀 영역(A)의 식각 정지막(180)과 주변회로 영역(B)의 게이트 하드 마스크막(140)에 의해 그 부분에서의 식각이 정지되지만, 그 이외의 부분은 제 2 및 제 1 층간 절연막(200 및 160)이 식각되어 반도체 기판(110)을 노출시키는 제 1 콘택홀(240)이 형성된다.
이어서, 도 5에 도시된 바와 같이, CF4 가스를 이용하여 주변회로 영역(B)의 게이트 하드 마스크막(140)을 식각하여 주변회로 영역(B)의 게이트 도전막(130)은 노출시키는 제 2 콘택홀(250)을 형성한다. 이때, 셀 영역(A)의 식각 정지막(180)은 게이트 하드 마스크막(140)과의 식각 선택비의 차이로 인해 식각되지 않고 잔류하게 된다.
이어서, 도 6에 도시된 바와 같이, 산화막 계열의 제 1 및 제 2 층간 절연막(160 및 200)은 식각되지 않으면서 식각 정지막(180)을 50Å/min 속도로 제거할 수 있는 습식 식각 공정으로 식각 정지막(180)을 식각하여 랜딩 플러그(160)를 노출시키는 제 3 콘택홀(260)을 형성한다.
여기서, 식각 정지막(180)을 식각하기 위해서는 BCl3 가스를 이용한 건식 식 각도 가능하지만, 건식 식각 공정을 실시할 경우 제 1 및 제 2 층간 절연막(160 및 200)이 손상될 수 있다. 따라서, 습식 식각 공정으로 식각 정지막(180)을 식각하는 것이 바람직하다. 더욱이, 습식 식각 공정을 실시할 경우 식각 시간의 변화에 따라 제 3 콘택홀(260) 하부의 임계 치수(Critical Dimension)을 조절할 수 있어 콘택 저항을 감소시킬 수 있다.
이어서, 도 7에 도시된 바와 같이, 제 2 감광막 패턴(230)을 제거한 후 산화질화막(220) 및 아모포스 카본막(210)도 순차적으로 제거한다. 그리고, 제 1, 제 2 및 제 3 콘택홀(240, 250 및 260)이 매립되도록 도전층을 형성하여 셀 영역(A) 및 주변회로 영역(B)에 비트라인 콘택 플러그(270 및 280)를 형성한다. 이때 제 1, 제 2 및 제 3 콘택홀(240, 250 및 260)을 매립하기 이전에 배리어 메탈을 먼저 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들이 있다.
첫째, 본 발명에 의하면, 셀 영역에만 산화막 및 질화막에 대한 식각 선택비가 우수한 식각 정지막을 형성한 후 한번의 마스크 공정으로 주변회로 영역 및 셀 영역의 콘택홀을 형성함으로써 종래에 비해 마스크 공정의 수를 줄일 수 있어 공정을 단순화시킬 수 있다.
둘째, 본 발명에 의하면, 셀 영역 및 주변회로 영역의 콘택홀을 동시에 형성함으로써 개별적으로 콘택홀을 형성하는 종래에 비해 세정 공정에서 발생되는 콘택홀의 임계 치수 변화를 방지할 수 있다.
셋째, 본 발명에 의하면, 습식 식각 시간을 조절하여 셀 영역의 콘택홀의 사이즈를 증가시킬 수 있어 셀 콘택 저항을 감소시킬 수 있다.

Claims (8)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 소자 제조방법에 있어서,
    상기 셀 영역의 기판 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 포함한 상기 기판 상부 전면에 층간 절연막을 형성하는 단계;
    상기 셀 영역에서는 상기 식각 정지막 상에서 식각이 정지되도록 상기 셀 영역 및 상기 주변회로 영역의 상기 층간 절연막을 동시에 식각하여 상기 셀 영역 및 상기 주변회로 영역에 각각 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 의해 노출된 상기 셀 영역의 상기 식각 정지막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 상기 층간 절연막 및 상기 식각 정지막 형성 전 상기 셀 영역에 형성된 하부 구조물에 대해 높은 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막은 산화막 및 질화막에 대해 높은 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 정지막은 알루미늄 산화막, 지르코늄 산화막 또는 하프늄 산화막 중 어느 하나를 이용하여 형성하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 층간 절연막을 형성하는 단계 후,
    상기 층간 절연막 상에 하드 마스크막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 하드 마스크막은 아모포스 카본막으로 형성하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 하드 마스크막을 형성하는 단계 후,
    상기 하드 마스크막 상부에 산화실리콘막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 식각 정지막을 제거하는 단계는,
    상기 층간 절연막이 식각되지 않으면서 상기 식각 정지막은 50Å/min 속도로 제거하는 습식 식각 공정을 이용하는 반도체 소자의 제조 방법.
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KR1020060134334A KR20080060364A (ko) 2006-12-27 2006-12-27 반도체 소자 제조 방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8623723B2 (en) 2010-04-19 2014-01-07 Hynix Semicondutor Inc. Method for manufacturing a semiconductor device with a bit line contact hole

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US8623723B2 (en) 2010-04-19 2014-01-07 Hynix Semicondutor Inc. Method for manufacturing a semiconductor device with a bit line contact hole

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