KR20030050667A - 콘택홀 형성 방법 및 그를 이용한 메모리소자의 제조 방법 - Google Patents

콘택홀 형성 방법 및 그를 이용한 메모리소자의 제조 방법 Download PDF

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KR20030050667A
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류현규
조윤석
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Abstract

본 발명은 하부전극 형성시 식각방지막인 질화막이 주변회로영역에 잔류하여 주변회로영역의 콘택식각시 콘택홀 바닥의 면적이 감소하는 것을 방지하도록 한 콘택홀 형성 방법 및 이를 이용한 메리소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 메모리 소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막상에 식각방지막을 형성하는 단계, 상기 주변회로영역 상부에 형성된 상기 식각방지막을 선택적으로 제거하는 단계, 상기 식각방지막상에 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막과 상기 제1층간절연막을 동시에 식각하여 상기 주변회로영역을 노출시키는 금속배선용 콘택홀을 형성하는 단계, 및 상기 금속배선용 콘택홀을 통해 상기 주변회로영역에 접속되는 금속배선을 형성하는 단계를 포함한다.

Description

콘택홀 형성 방법 및 그를 이용한 메모리소자의 제조 방법{Method for forming contact hole and method for fabricating memory device by using the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 메모리소자의 제조 방법에 관한 것이다.
최근에 반도체 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부 전극(또는 스토리지노드)을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 하부 전극의 유효 표면적을 극대화시키고 있다.
상술한 구조를 갖는 캐패시터는 주로 COB(Capacitor Over Bitline) 형 메모리소자를 이룬다.
도 1은 종래기술에 따른 메모리소자를 도시한 도면이다.
도 1을 참조하여 메모리소자의 제조 방법을 설명하면, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)상의 셀영역(Ⅰ)에 게이트산화막(13)과 워드라인(14)을 형성한 후, 워드라인(14) 양측의 반도체기판(11)내에 이온주입공정을 통해 트랜지스터의 소스/드레인(15a)을 형성한다. 이 때, 주변회로영역(Ⅱ)의 트랜지스터를 형성하기 위한 워드라인(도시 생략) 및 소스/드레인(15b)도 동시에 형성한다.
여기서, 소스/드레인(15a, 15b) 중 셀영역(Ⅰ)의 소스/드레인(15a)은 후속 셀영역(Ⅰ)의 비트라인(BL1)에 접속되고, 주변회로영역(Ⅱ)에 형성된 소스/드레인(15b)은 후속 주변회로영역(Ⅱ)의 비트라인(BLp)이 접속된다.
다음으로, 전술한 공정에 의해 형성된 트랜지스터를 포함한 전면에 제1층간절연막(16)을 증착 및 평탄화한 후, 제1층간절연막(16)을 선택적으로 식각하여 각 소스/드레인(15a, 15b)을 노출시키는 제1콘택홀(도시 생략)을 형성하고, 제1콘택홀에 텅스텐플러그(17)를 매립시킨다.
다음으로, 텅스텐플러그(17)가 매립된 제1층간절연막(16)상에 비트라인(BL1,BLp)을 형성하기 위한 제1전도막을 증착한 후, 제1전도막을 선택적으로 패터닝하여 텅스텐플러그(17)를 통해 각 소스/드레인(15a, 15b)에 접속되는 비트라인(18)을 형성한다.
다음으로, 비트라인(18)을 포함한 제1층간절연막(16)상에 제2층간절연막(19)을 증착 및 평탄화한 후, 제2층간절연막(19)과 제1층간절연막(16)을 순차적으로 식각하여 비트라인(18)이 접속되지 않은 셀영역(Ⅰ)내 일측 소스/드레인(15a)를 노출시키는 제2콘택홀(도시 생략)을 형성한다.
계속해서, 제2콘택홀을 포함한 전면에 폴리실리콘을 증착하고 에치백하여 제2콘택홀에 폴리실리콘플러그(20)을 매립시킨다. 한편, 폴리실리콘플러그(20)상에 오믹콘택층인 티타늄실리사이드(Ti-silicide)와 배리어막인 티타늄질화막(TiN)의순서로 적층막을 형성하여 폴리실리콘플러그, 티타늄실리사이드 및 티타늄질화막의 적층막으로도 된 스토리지노드콘택(SNC)을 형성할 수 있다.
다음으로, 제2층간절연막(19)상에 질화막(21), 캐패시터산화막(22)을 형성한다. 여기서, 질화막(21)은 후속 캐패시터산화막(22)을 식각하여 하부전극이 형성될 오목부를 형성할 때 하부의 제2층간절연막(19)이 식각되는 것을 방지하기 위한 식각방지막이며, 캐패시터산화막(22)은 스토리지노드의 높이, 형태 및 용량을 결정짓는 산화막이다.
한편, 질화막(21)은 저압질화막(Low Pressure-nitride; LP-nitride), 플라즈마질화막(Plasma Enhanced-nitride; PE-nitride)을 이용하고, 캐패시터산화막(22)은 TEOS(Tetra Ethyl Ortho Silicate), HDP 산화막(High Density Plasma oxide), PSG(Phospho Silicon Glass) 등을 이용한다.
다음으로, 캐패시터산화막(22)을 먼저 식각하여 하부전극이 형성될 오목부(도시 생략)를 형성하고, 연속해서 질화막(21)을 식각하여 폴리실리콘플러그(20)로 이루어진 스토리지노드콘택을 노출시킨다.
여기서, 오목부 형성후 질화막(21)은 폴리실리콘플러그(20)를 노출시키면서셀영역(Ⅰ)과 주변회로영역(Ⅱ)의 전영역에 잔류한다.
다음으로, 오목부를 포함한 전면에 하부전극을 형성하기 위한 제2전도막을 증착한 후, 제2전도막을 선택적으로 식각하여 이웃한 하부전극과 서로 격리되도록 오목부내에만 하부전극(23)을 잔류시킨다.
계속해서, 하부전극(23)상에 유전막(24), 상부전극(25)을 차례로 형성한다.이 때, 유전막(24)과 상부전극(25)은 셀영역(Ⅰ)에만 형성된다.
다음으로, 상부전극(25)을 포함한 전면에 제3층간절연막(26)을 형성한 후, 플레이트라인(PL)과 주변회로영역의 금속배선(M1)을 형성하기 위한 금속화(Metallization) 공정을 실시한다.
먼저, 제3층간절연막상에 감광막을 이용한 콘택마스크를 형성한 후, 셀영역(Ⅰ)의 제3층간절연막(26)을 식각하여 상부전극(25)의 표면을 노출시키는 캐패시터콘택홀을 형성하고, 주변회로영역(Ⅱ)의 제3층간절연막(26), 캐패시터산화막(22), 질화막(21), 제2층간절연막(19)을 동시에 식각하여 비트라인(BLp)(18)의 표면을 노출시키는 금속배선용 콘택홀을 형성한다.
이 때, 캐패시터콘택홀과 금속배선용 콘택홀 형성은 독립적으로 진행할 수도 있다.
다음으로, 콘택홀들을 포함한 전면에 금속막을 증착한 후, 금속막을 선택적으로 패터닝하여 상부전극(25)에 접속되는 플레이트라인(27)과 주변회로영역(Ⅱ)의 비트라인(18)에 접속되는 금속배선(M1)(28)을 형성한다.
그러나, 상술한 종래기술은 하부전극이 형성될 오목부를 형성하기 위한 식각과정에서 하부의 제2층간절연막(19)이 식각되는 것을 방지하기 위해 이용된 질화막(21)이 주변회로영역(Ⅱ)에 잔류하기 때문에, 후속 주변회로영역(Ⅱ)에서 금속배선을 형성하기 위한 콘택홀 형성시 콘택홀 바닥('A')의 면적이 작아지는 문제점이 있다.
이는, 식각 과정에서 산화막(층간절연막들)을 식각하는 도중에 식각속도가 다른 질화막을 만나게 되므로 식각각도가 바뀌기 때문이다.
이와 같이 콘택홀 바닥의 면적이 작아지면 콘택저항이 증가하고 식각과정에서 사용되는 가스를 제한적으로만 사용할 수 없기 때문에 콘택마스크인 감광막과 식각선택비 등이 제한되는 문제가 있다.
상술한 종래기술의 문제점은 서로 다른 식각속도를 갖는 막, 예컨대 산화막과 질화막이 혼합된 다층 구조의 절연막을 식각하여 고종횡비(high aspect ratio)의 콘택홀을 형성할 경우에도 발생된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부전극 형성시 식각방지막인 질화막이 주변회로영역에 잔류하여 주변회로영역의 콘택식각시 콘택홀 바닥의 면적이 감소하는 것을 방지하는데 적합한 메모리소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 서로 다른 식각속도를 갖는 다층절연막을 식각하여 콘택홀을 형성할 때 콘택 바닥의 면적이 감소하는 것을 방지하는데 적합한 콘택홀의 형성 방법을 제공하는데 있다.
도 1은 종래기술에 따라 제조된 메모리소자를 도시한 구조 단면도,
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 콘택홀 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
41 : 반도체기판 44 : 워드라인
48a,48b : 비트라인 49 : 제2층간절연막
50 : 폴리실리콘플러그 51 : 질화막
52 : 캐패시터산화막 53 : 하부전극
54 : 유전막 55 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 콘택홀 형성 방법은 반도체기판상에제1산화막, 질화막을 차례로 형성하는 단계, 상기 질화막을 선택적으로 식각하여 상기 제1산화막의 소정 표면을 노출시키는 홀을 형성하는 단계, 상기 홀을 포함한 전면에 제2산화막을 형성하는 단계, 상기 홀과 동일한 선폭으로 상기 제2산화막을 식각하는 단계, 및 상기 제2산화막 식각후 상기 홀에 의해 노출되는 상기 제1산화막을 식각하여 상기 반도체기판의 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
그리고, 본 발명의 메모리소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막상에 식각방지막을 형성하는 단계, 상기 주변회로영역 상부에 형성된 상기 식각방지막을 선택적으로 제거하는 단계, 상기 식각방지막상에 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막과 상기 제1층간절연막을 동시에 식각하여 상기 주변회로영역을 노출시키는 금속배선용 콘택홀을 형성하는 단계, 및 상기 금속배선용 콘택홀을 통해 상기 주변회로영역에 접속되는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 콘택홀의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(31)상에 제1산화막(32), 질화막(33)을 형성한 후, 질화막(33)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1콘택마스크(34)를 형성한다.
다음으로, 제1콘택마스크(34)에 의해 노출된 질화막(33)을 식각하여 제1산화막 표면을 노출시키는 홀(35)을 형성한다.
도 2b에 도시된 바와 같이, 제1콘택마스크(34)를 제거한 후, 홀(35)이 형성된 질화막(33)상에 제2산화막(36)을 형성하여 제1산화막(32), 질화막(33), 제2산화막(36)이 적층된 층간절연막(Inter Layer Dielectric; ILD)을 형성한다.
다음으로, 제2산화막(36)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2콘택마스크(37)를 형성한다. 이 때, 제2콘택마스크(37)는 제1콘택마스크(34)의 선폭과 동일하다. 즉, 제1콘택마스크(34)를 제2콘택마스크(37)로 이용한다.
다음으로, 제2콘택마스크(37)에 의해 노출된 제2산화막(36)을 식각하고 제2산화막(36) 식각후 질화막(33)의 홀(35)을 통해 노출되는 제1산화막(32)을 식각하여 반도체기판(31)의 표면을 노출시키는 콘택홀(38)을 형성한다.
상술한 제2실시예는 고종횡비의 콘택홀 형성시 식각속도가 다른 질화막이 미리 제거되어 있으므로 콘택홀 바닥이 좁아지는 현상을 방지한다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(41)에 소자간 격리를 위한 필드산화막(42)을 형성하고, 반도체기판(41)상의셀영역(Ⅰ)에 게이트산화막(43)과 워드라인(44)을 형성한 후, 워드라인(44) 양측의 반도체기판(41)내에 이온주입공정을 통해 트랜지스터의 소스/드레인(45a)을 형성한다. 이 때, 주변회로영역(Ⅱ)의 트랜지스터를 형성하기 위한 워드라인(도시 생략) 및 소스/드레인(45b)도 동시에 형성한다.
여기서, 소스/드레인(45a, 45b) 중 셀영역(Ⅰ)의 소스/드레인(45a)은 후속 셀영역(Ⅰ)의 비트라인에 접속되고, 주변회로영역(Ⅱ)에 형성된 소스/드레인(45b)은 후속 주변회로영역(Ⅱ)의 비트라인이 접속된다.
다음으로, 전술한 공정에 의해 형성된 트랜지스터를 포함한 전면에 제1층간절연막(46)을 증착 및 평탄화한 후, 제1층간절연막(46)을 선택적으로 식각하여 각 소스/드레인(45a, 45b)을 노출시키는 제1콘택홀(도시 생략)을 형성하고, 제1콘택홀에 텅스텐플러그(47)를 매립시킨다.
다음으로, 텅스텐플러그(47)가 매립된 제1층간절연막(46)상에 비트라인을 형성하기 위한 제1전도막을 증착한 후, 제1전도막을 선택적으로 패터닝하여 텅스텐플러그(37)를 통해 각 소스/드레인(45a, 45b)에 접속되는 비트라인(48a,48b)을 형성한다.
다음으로, 비트라인(48a,48b)을 포함한 제1층간절연막(46)상에 제2층간절연막(49)을 증착 및 평탄화한 후, 제2층간절연막(49)과 제1층간절연막(46)을 순차적으로 식각하여 비트라인(48a)이 접속되지 않은 셀영역(Ⅰ)내 일측 소스/드레인(45a)를 노출시키는 제2콘택홀(도시 생략)을 형성한다.
계속해서, 제2콘택홀을 포함한 전면에 폴리실리콘을 증착하고 에치백하여제2콘택홀에 폴리실리콘플러그(50)을 매립시킨다. 한편, 폴리실리콘플러그(50)상에 오믹콘택층인 티타늄실리사이드(Ti-silicide)와 배리어막인 티타늄질화막(TiN)의 순서로 적층막을 형성하여 폴리실리콘플러그, 티타늄실리사이드 및 티타늄질화막의 적층막으로도 된 스토리지노드콘택(SNC)을 형성할 수 있다.
다음으로, 제2층간절연막(49)상에 후속 하부전극이 형성될 오목부 형성시 식각방지막인 질화막(51)을 증착한 후, 주변회로영역(Ⅱ) 상부에 형성된 질화막(51)을 제거하여 셀영역(Ⅰ)에만 질화막(51)을 잔류시킨다.
여기서, 질화막(51)은 저압질화막(LP-nitride), 플라즈마질화막(PE-nitride)을 이용하고, 질화막(51) 제거시, 건식 및 습식 식각중에서 선택된 하나의 식각공정을 이용한다.
도 3b에 도시된 바와 같이, 셀영역(Ⅰ)에만 잔류하는 질화막(51)상에 캐패시터산화막(52)을 형성한다. 여기서, 캐패시터산화막(52)은 TEOS, HDP, PSG 등을 이용한다.
다음으로, 캐패시터산화막(52)을 먼저 식각하여 하부전극이 형성될 오목부(도시 생략)를 형성하고, 연속해서 질화막(51)을 식각하여 폴리실리콘플러그(50)로 이루어진 스토리지노드콘택을 노출시킨다.
여기서, 오목부 형성후 질화막(51)은 폴리실리콘플러그(50)를 노출시키면서셀영역(Ⅰ)에만 잔류한다. 이는 도면에 도시되지 않았지만, 셀영역(Ⅰ)에 다수의 캐패시터를 형성하기 때문이다.
다음으로, 오목부를 포함한 전면에 하부전극을 형성하기 위한 제2전도막을증착한 후, 제2전도막을 선택적으로 식각하여 이웃한 하부전극과 서로 격리되도록 오목부내에만 하부전극(53)을 잔류시킨다.
계속해서, 하부전극(53)상에 유전막(54), 상부전극(55)을 차례로 형성한다. 이 때, 유전막(54)과 상부전극(55)은 셀영역(Ⅰ)에만 형성된다.
다음으로, 상부전극(55)을 포함한 전면에 제3층간절연막(56)을 형성한 후, 플레이트라인(PL)과 주변회로영역의 금속배선(M1)을 형성하기 위한 금속화 공정을 실시한다.
먼저, 제3층간절연막(56)상에 감광막을 이용한 콘택마스크를 형성한 후, 셀영역(Ⅰ)의 제3층간절연막(56)을 식각하여 상부전극(55)의 표면을 노출시키는 캐패시터콘택홀(C1)을 형성하고, 주변회로영역(Ⅱ)의 제3층간절연막(56), 캐패시터산화막(52), 제2층간절연막(49)을 동시에 식각하여 비트라인(48b)의 표면을 노출시키는 금속배선용 콘택홀(C2)을 형성한다.
이 때, 캐패시터콘택홀(C1)과 금속배선용 콘택홀(C2) 형성은 독립적으로 진행할 수도 있다.
여기서, 주변회로영역(Ⅱ)의 금속배선용 콘택홀(C2) 형성시, 질화막(51)이 제거되어 있으므로 동일 식각속도를 갖는 제3층간절연막(56), 캐패시터산화막(52), 제2층간절연막(49)을 식각할 때 금속배선용 콘택홀(C2) 바닥의 면적이 감소되는 것을 방지한다.
도 3c에 도시된 바와 같이, 콘택홀들(C1,C2)을 포함한 전면에 금속막을 증착한 후, 금속막을 선택적으로 패터닝하여 상부전극(55)에 접속되는플레이트라인(57)과 주변회로영역(Ⅱ)의 비트라인(48b)에 접속되는 금속배선(M1)(58)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 콘택홀 형성을 위한 콘택식각공정의 마진을 확보할 수 있을뿐만 아니라, 콘택홀 바닥의 면적을 충분히 확보하여 콘택저항이 개선됨에 따라 전기적으로 안정된 소자를 구현할 수 있는 효과가 있다.

Claims (4)

  1. 반도체기판상에 제1산화막, 질화막을 차례로 형성하는 단계;
    상기 질화막을 선택적으로 식각하여 상기 제1산화막의 소정 표면을 노출시키는 홀을 형성하는 단계;
    상기 홀을 포함한 전면에 제2산화막을 형성하는 단계;
    상기 홀과 동일한 선폭으로 상기 제2산화막을 식각하는 단계; 및
    상기 제2산화막 식각후 상기 홀에 의해 노출되는 상기 제1산화막을 식각하여 상기 반도체기판의 표면을 노출시키는 콘택홀을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 콘택홀 형성 방법.
  2. 셀영역과 주변회로영역이 정의된 반도체기판 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막상에 식각방지막을 형성하는 단계;
    상기 주변회로영역 상부에 형성된 상기 식각방지막을 선택적으로 제거하는 단계;
    상기 식각방지막상에 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막과 상기 제1층간절연막을 동시에 식각하여 상기 주변회로영역을 노출시키는 금속배선용 콘택홀을 형성하는 단계; 및
    상기 금속배선용 콘택홀을 통해 상기 주변회로영역에 접속되는 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 메모리소자의 제조 방법.
  3. 제2항에 있어서,
    상기 주변회로영역 상부에 형성된 상기 식각방지막을 선택적으로 제거하는 단계는, 습식 및 건식 식각중에서 선택된 하나의 방법으로 이루어짐을 특징으로 하는 메모리소자의 제조 방법.
  4. 제2항에 있어서,
    상기 식각방지막은 질화막인 것을 특징으로 하는 메모리소자의 제조 방법.
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