KR100269624B1 - 반도체장치의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 차세대 반도체장치에서 셀의 싸이즈 축소화에 따른 하지층과의 얼라인 마진(align margin)을 확보하기 위하여 콘택홀과 콘택홀 사이의 간격을 최소화하고 동시에 노광기술의 한계를 극복하기 위하여 플러그의 상부에 측벽을 형성하므로서 플러그 상부 표면적을 극대화하여 그 위에 형성되는 콘택부위의 얼라인 마진을 확보하는데 적합하도록한 노광한계를 극복한 반도체장치의 콘택부위 형성방법에 관한 것이다. 본 발명은 활성영역이 형성된 반도체 기판 상에 제 1 절연층을 형성하는 단계와, 제 1 절연층의 소정 부위를 제거하여 활성영역을 노출시키는 제 1 접촉홀을 형성하는 단계와, 제 1 접촉홀을 제 1 플러그로 매립하는 단계와, 잔류한 제 1 절연층의 일부를 제거하여 노출된 제 1 플러그 상부로 이루어진 돌출부를 형성하는 단계와, 돌출부 측면에 도전성 있는 물질로 측벽을 형성하는 단계와, 측벽과 돌출부를 포함하는 제 1 절연막 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막의 소정 부위를 제거하여 돌출부 표면을 노출시키는 제 2 접촉홀을 형성하는 단계와, 제 2 접촉홀에 제 2 플러그를 형성하는 단계 를 포함하는 공정으로 이루어진다.
Description
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 차세대 반도체장치에서 셀의 싸이즈 축소화에 따른 하지층과의 얼라인 마진(align margin)을 확보하기 위하여 콘택홀과 콘택홀 사이의 간격을 최소화하고 동시에 노광기술의 한계를 극복하기 위하여 플러그의 상부에 측벽을 형성하므로서 플러그 상부 표면적을 극대화하여 그 위에 형성되는 콘택부위의 얼라인 마진을 확보하는데 적합하도록한 노광한계를 극복한 반도체장치의 콘택부위 형성방법에 관한 것이다.
종래의 콘택홀 형성방법에서는 반응성이온식각법(reactive ion etching), 플라즈마 타입등의 기존의 플라즈마를 이용한 방식으로 진행되며 사용되는 기체로는 Ar, CF4, CHF3등의 혼합기체를 사용하여 왔고 일부 고밀도 플라즈마를 이용하는 경우에는 C2F6만을 첨가하여 콘택홀 형성공정을 진행하여 왔다.
종래의 반도체소자의 콘택은 디램 셀의 비트라인 콘택이나 캐패시터 노드 콘택의 경우에서와 같이 모스전계효과 트랜지스터의 소스/드레인에 도핑된 폴리실리콘을 배선으로 하는 콘택 구조와 메모리 셀 영역 이외의 주변소자의 전기적 배선구조로 소스/드레인에 금속을 접하게하는 콘택 구조가 있다.
종래의 콘택배선 형성방법은 반도체소자를 제조하고 전기적 연결을 하기 위하여 소스/드레인 영역에 콘택홀을 형성하고 여기에 도핑된 폴리실리콘을 적층하며, 금속배선 경우에는 배리어 금속으로 Ti/TiN의 이중막이나 TiW 막을 접촉부위에 적층하고 그 위에 알루미늄을 적층하는 방법으로 콘택을 형성한다.
종래의 콘택부 형성기술은 플러그를 형성하기 위하여 상기한 방법으로 노광기술을 이용하여 콘택홀 내지는 비어홀(via hole)을 사용한다. 그러나 이러한 홀 사이가 점점 가까와짐에 따라 빛의 회절 또는 굴절 등의 물리적 특성때문에 노광기술의 한계에 직면하게 된다. 따라서 콘택홀에 제 1 플러그를 형성한 다음 그 위에 제 2 플러그를 형성하기 위하여 새로운 콘택 부위를 형성할 때 콘택부에 대한 얼라인 마진이 부족하게 되어 하지층과의 단락(short)이 생긴다.
본 설명에서는 디램의 메모리셀의 비트라인과 캐패시터의 콘택형성방법을 일례로 공정을 설명한다.
도 1a 내지 도 1d는 종래 기술에 따른 콘택 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 필드영역과 활성영역을 격리하는 필드산화막(12)이 형성된 실리콘기판(11)상에 게이트절연막(13)을 형성한 다음 게이트 형성을 위한 폴리실리콘층(14)을 증착하여 형성한 다음 그위에 캡핑용절연막(15)으로 제 1 질화막(15)을 증착하여 형성하고 사진식각공정을 실시하여 게이트(14)를 패터닝하여 형성한다. 이때, 게이트의 상부에는 WSi의 실리사이드가 형성되어 게이트를 이룰 수 있다. 게이트(14) 패터닝 후, 도시되지는 않았지만, 엘디디(lightly doped drain)영역을 형성하거나 또는 소스/드레인 형성용 고농도 불순물영역을 게이트를 이온주입마스크로 이용하여 노출된 기판에 형성한다. 만약 엘디디영역을 형성한 경우, 이후 공정에서 콘택부를 형성하여 기판의 표면을 노출시켰을 때 다시 고농도 불순물로 기판을 도핑시켜 소스/드레인을 형성한다.
도 1b를 참조하면, 노출된 게이트(14)의 측면 및 잔류한 제 1 질화막(15)인 캡핑용절연막(15) 표면에 제 2 질화막(16)을 증착하여 형성한다. 이와 같이 게이트를 에워싸는 질화막은 플러그와 게이트 사이의 쇼트(electrical short)를 방지하며, 이후 콘택홀 형성공정 등에서 자기정렬된 콘택홀을 형성하는 통로벽이 된다.
그 다음 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 게이트간의 골을 충분히 매립하는 두께의 제 1 절연층(17)을 형성한다. 상기에서 기판(11)은 불순물영역이 확산된 반도체기판이거나 또는, 하부 배선층(도시되지 않음)일 수도 있다.
그리고 제 1 절연층(17) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 제 1 절연층(17)의 소정 부분을 노출시킨다. 이 때, 노출된 제 1 절연층(17) 부위는 제 1 스토리지노드 콘택부와 데이타라인 콘택부를 정의한다. 또한, 제 1 절연층(17)의 노출된 부분은 반도체기판(11)의 불순물영역이나 하부 배선층과 대응하는 부위를 정의할 수도 있다.
포토레지스트가 제거된 부분을 통하여 Ar, CHF3, CF4의 혼합기체를 사용한 건식식각을 실시한다. 제 1 절연층(17) 상에 잔류하는 포토레지스트를 마스크로 사용하여 제 1 절연층(17)의 노출된 부분을 식각하여 기판(11)의 고농도로 도핑된 활성영역을 노출시키는 접촉홀을 형성한다. 그리고, 잔류한 포토레지스트를 제거한다. 따라서, 제 1 스토리지노드 콘택부와 제 1 데이타라인 콘택부가 형성되었다.
그 다음, 콘택부를 충분히 매립하는 도전층으로 도핑된 폴리실리콘층(18, 19)을 기판의 전면에 증착하여 형성한다. 폴리실리콘층(18, 19)에 플라즈마 식각 또는 반응성 이온식각 등의 이방성 식각방법으로 에치 백을 실시하여 잔류한 절연층(17)의 표면을 노출시켜서 잔류한 폴리실리콘으로 이루어진 제 1 스토리지노드 플러그(18)와 데이타라인 플러그(19)를 동시에 형성한다.
도 1c를 참조하면, 잔류한 제 1 절연막(17) 표면과 노출된 플러그들(18, 19)의 표면에 제 2 절연막(20)을 형성한 다음, 제 2 절연막(20)에 제 2 데이타라인 콘택부를 정의하는 사진식각공정을 실시하여 제 1 데이타라인 플러그(19)의 표면을 노출시켜 제 2 데이타라인 콘택부를 형성한다.
그리고 다시 전면에 도전층을 증착한 다음 이 도전층을 사진식각공정으로 패터닝하여 제 2 데이타라인 콘택부에 데이타라인(21)을 형성한다. 이러한 데이타라인(21)은 실리사이드를 포함하여 형성할 수도 있다.
데이타라인(21)을 포함하는 제 2 절연막(20)의 표면에 절연막으로 평탄화층(22)을 형성한다.
도 1d를 참조하면, 평탄화층(22)의 소정 부위를 사진식각공정으로 제거하여 스토리지노드 플러그(18)의 표면을 노출시켜서 제 2 스토리지노드 콘택부를 형성한다.
이후, 나머지 캐패시터 형성공정을 실시하여 반도체장치의 디램 소자를 완성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 형성방법은 반도체장치의 고집적화에 따른 콘택 싸이즈의 감소로 인하여 콘택부의 하지층과의 얼라인 마진 확보가 노광기술의 한계에 부딪치게 되어 곤란하고, 콘택홀 등이 이웃한 콘택홀 등과 최소한의 간격이 요구되고, 따라서 플러그를 형성한 후 그 상부에 콘택부를 형성할 때 하지층의 다른 부위와 쇼트될 가능성이 높은 문제점이 있다.
따라서, 본 발명의 목적은 콘택부위의 면적이 감소함에 따라 형성되는 콘택부의 하지층과의 얼라인 마진(align margin)을 확보하기 위하여 콘택홀과 콘택홀 사이의 간격을 최소화하고 동시에 노광기술의 한계를 극복하기 위하여 플러그의 상부에 측벽을 형성하므로서 플러그 상부 표면적을 극대화하여 그 위에 형성되는 콘택부의 얼라인 마진을 확보하는데 적합하도록한 노광한계를 극복한 반도체장치의 콘택 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택 형성방법은 활성영역이 형성된 반도체 기판 상에 제 1 절연층을 형성하는 단계와, 제 1 절연층의 소정 부위를 제거하여 활성영역을 노출시키는 제 1 접촉홀을 형성하는 단계와, 제 1 접촉홀을 제 1 플러그로 매립하는 단계와, 잔류한 제 1 절연층의 일부를 제거하여 노출된 제 1 플러그 상부로 이루어진 돌출부를 형성하는 단계와, 돌출부 측면에 도전성 있는 물질로 측벽을 형성하는 단계와, 측벽과 돌출부를 포함하는 제 1 절연막 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막의 소정 부위를 제거하여 돌출부 표면을 노출시키는 제 2 접촉홀을 형성하는 단계와, 제 2 접촉홀에 제 2 플러그를 형성하는 단계 를 포함하는 공정으로 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
도 3은 본 발명에 따라 형성된 콘택부위에 대한 레이아웃
본 발명은 제 1 콘택부에 제 1 플러그를 형성한 다음 그 상부 측면에 도전물질로 측벽을 형성하여 횡단면 크기를 증가시켜 그 위에 제 2 콘택부의 제 2 플러그를 형성하므로서, 종래 기술에서 노광기술에만 이용하여 플러그의 횡단면의 싸이즈를 제어함에 따른 제 1 콘택부에 대한 그 위에 위치하는 제 2 콘택부의 얼라인 마진 확보의 곤란한 문제를 해결한다. 즉, 인접한 홀(hole) 사이와의 간격이 좁아 노광만으로 홀의 크기를 증가시키는데 있어서의 한계를 극복하여 제 1 플러그 위에 형성되는 제 2 콘택부의 마진을 확보하여 하지층과의 쇼트문제를 최대한 억제한다. 다시 말하면, 노광기술에서의 한계치 이상으로 홀과 홀 사이의 간격을 좁히므로서 이후 형성되는 콘택부와의 얼라인 마진을 최대한 확보할 수 있도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도이며, 도 3 에서의 레이아웃에 있는 절단선 I-I을 따라 도시되어 있다.
도 2a를 참조하면, 필드영역과 활성영역을 격리하는 필드산화막(32)이 형성된 반도체기판의 하나로서 실리콘기판(31)상에 게이트절연막(33)을 형성한 다음 그 위에 게이트 형성을 위한 도전층으로 도핑된 폴리실리콘층(34)을 증착하여 형성한 다음, 그위에 캡핑용절연막(35)으로 제 1 질화막(35)을 증착하여 형성하고, 여기에 사진식각공정으로 게이트(34)를 패터닝하여 형성한다. 이때, 콘택저항을 감소시키기 위하여 게이트의 상부에 WSi의 실리사이드를 형성할 수 있다. 게이트(34) 패터닝 후, 도시되지는 않았지만, 엘디디(lightly doped drain)영역을 형성하거나 또는 소스/드레인 형성용 고농도 불순물영역을 게이트를 이온주입마스크로 이용하여 노출된 기판에 형성한다. 만약 엘디디영역을 형성한 경우, 이후 공정에서 제 1 스토리지노드 콘택부와 제 1 데이타라인 콘택부를 형성하여 기판의 표면을 노출시켰을 때 다시 고농도 불순물로 기판을 도핑시켜 소스/드레인을 형성한다.
그리고, 노출된 게이트(34)의 측면 및 잔류한 제 1 질화막(35)인 캡핑용절연막(35) 표면에 제 2 질화막(36)을 증착하여 형성한다. 이와 같이 게이트를 에워싸는 질화막은 플러그와 게이트 사이의 쇼트(electrical short)를 방지하며, 이후 콘택홀 형성공정 등에서 자기정렬된 콘택홀을 형성하는 식각경로벽이 된다.
그 다음 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 게이트간의 골을 충분히 매립하는 두께의 제 1 절연층(37)을 형성한다. 상기에서 기판(31)은 불순물영역이 확산된 반도체기판이거나 또는, 하부 배선층(도시되지 않음)일 수도 있다.
그리고 제 1 절연층(37) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 제 1 절연층(37)의 소정 부분을 노출시킨다. 이 때, 노출된 제 1 절연층(37) 부위는 제 1 스토리지노드 콘택부와 제 1 데이타라인 콘택부를 정의한다. 또한, 제 1 절연층(37)의 노출된 부분은 반도체기판(31)의 불순물영역이나 하부 배선층과 대응하는 부위를 정의할 수도 있다.
포토레지스트가 제거된 부분을 통하여 Ar, CHF3, CF4의 혼합기체를 사용한 건식식각을 실시한다. 제 1 절연층(37) 상에 잔류하는 포토레지스트를 마스크로 사용하여 제 1 절연층(37)의 노출된 부분을 식각하여 기판(31)의 고농도로 도핑된 활성영역을 노출시키는 접촉홀을 형성한다. 그리고, 잔류한 포토레지스트를 제거한다. 따라서, 제 1 스토리지노드 콘택부와 제 1 데이타라인 콘택부가 형성되었다.
그 다음, 콘택부를 충분히 매립하는 도전층으로 도핑된 폴리실리콘층(38, 39)을 기판의 전면에 증착하여 형성한다. 폴리실리콘층(38, 39)에 플라즈마 식각 또는 반응성 이온식각 등의 이방성 식각방법으로 에치 백을 실시하여 잔류한 제 1 절연층(37)의 표면을 노출시켜서 잔류한 폴리실리콘으로 이루어진 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)를 동시에 형성한다.
도 2b를 참조하면, 잔류한 제 1 절연층(37)을 습식식각으로 제거하여 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)의 상부를 동시에 돌출시킨다. 따라서, 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)의 돌출부와 캡핑용 제 1 질화막(35) 상부에 있는 제 2 질화막(36)의 표면이 노출된다.
도 2c를 참조하면, 노출된 기판(31)의 전면에 도전층으로서 도핑된 폴리실리콘층(400)을 증착하여 형성한다. 이때, 형성되는 폴리실리콘층(400)의 증착 두께는 최단거리에 위치하는 이웃한 플러그의 돌출부간의 거리를 고려하여 결정한다.
도 2d를 참조하면, 제 2 질화막(36) 표면이 노출되도록 폴리실리콘층(400)의 전면에 플라즈마 식각방법이나 반응성이온 식각방법으로 에치백을 실시하여 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)의 돌출부 측면에 각각 제 1 스토리지노드 측벽(401)과 데이타라인 측벽(402)을 형성한다.
따라서, 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)의 상부의 횡단면적이 증가하게 되어 후속 콘택부 형성시 얼라인 마진이 충분히 확보된다.
도 2e를 참조하면, 노출된 제 1 스토리지노드 플러그(38)와 데이타라인 플러그(39)의 표면과 이들의 측면에 형성된 제 1 스토리지노드 측벽(401)과 데이타라인 측벽(402)의 표면을 포함하는 제 1 질화막(36)의 표면에 제 2 절연막(41)을 산화막을 증착하여 형성한다.
제 2 절연막(41)에 제 2 데이타라인 콘택부를 정의하는 사진식각공정을 실시하여 데이타라인 플러그(39)의 표면을 노출시켜 제 2 데이타라인 콘택부를 형성한다. 이때, 실제로는 데이타라인 플러그(39) 상부의 횡단면적이 데이타라인 측벽(402)의 횡단면적을 합한 크기가 되므로 데이타라인 형성시 얼라인 마진을 크게 확보하게 된다.
그리고 다시 전면에 도전층을 증착한 다음 이 도전층을 사진식각공정으로 패터닝하여 제 2 데이타라인 콘택부에 데이타라인(42)을 형성한다. 이러한 데이타라인(42)은 실리사이드를 포함하여 형성할 수도 있다.
데이타라인(42)을 포함하는 제 2 절연막(41)의 표면에 절연막으로 평탄화층(43)을 형성한다.
그 다음, 평탄화층(43)의 소정 부위를 사진식각공정으로 제거하여 제 1 스토리지노드 플러그(38)의 표면을 노출시켜서 제 2 스토리지노드 콘택부를 형성한다. 이때 역시, 실제로는 제 1 스토리지노드 플러그(38) 상부의 횡단면적이 제 1 스토리지노드 측벽(401)의 횡단면적을 합한 크기가 되므로 제 2 스토리지노드 콘택부 형성시 얼라인 마진을 크게 확보하게 된다.
이후, 나머지 캐패시터 형성공정을 실시하여 반도체장치의 디램 소자를 완성한다.
도 3은 본 발명에 따라 형성된 콘택부위에 대한 레이아웃이다.
도 3을 참조하면, 반도체기판(표시 안함)에 복수개의 활성영역(51)이 필드산화막에 의하여 서로 격리되어 있다. 활성영역의 중앙에 제 1 데이타라인 콘택부(52)와 데이타라인 플러그 측벽(54) 그리고 제 2 데이타라인 콘택부(53)가 동심원 형태로 위치한다. 활성영역의 가장자리에는 스토리지노드를 이루는 제 1 스토리지노드 콘택부(551), 제 1 스토리지노드 플러그 측벽(571) 그리고 제 2 스토리지노드 콘택부(561)이 역시 동심원을 이루며 위치한다.
이러한 스토리지노드 콘택부는 이웃한 활성영역의 스토리지노드 콘택부와 최단거리로 인접하게 된다. 이웃한 활성영역에도 역시 제 1 스토리지노드 콘택부(552), 제 1 스토리지노드 플러그 측벽(572) 그리고 제 2 스토리지노드 콘택부(561)이 위치한다.
따라서, 종래 기술에서의 얼라인 마진 확보에 중요한 제 1 스토리지노드 콘택부(551, 552)사이의 거리는 d1이며, 본 발명에 따라 형성된 측벽(571, 572)간의 거리가 d2이다. 따라서 d1과 d2의 거리차이 만큼 얼라인 마진이 확보되는 효과가 있다.
이상, 본 발명의 실시예로 디램셀의 콘택 형성을 들었으나 본 발명은 반도체장치 제조 전공정의 콘택 형성공정에 적용된다. 예를 들면, 다른 층간배선간의 연결이나 CMOS 소자 등에서의 트랜지스터간의 연결 등에 이용된다.
따라서, 본 발명은 제 1 콘택부에 제 1 플러그를 형성한 다음 그 상부 측면에 도전물질로 측벽을 형성하여 횡단면 크기를 증가시켜 그 위에 제 2 콘택부의 제 2 플러그를 형성하므로서, 인접한 홀(hole) 사이와의 간격이 좁아 노광만으로 홀의 크기를 증가시키는데 있어서의 한계를 극복하여 제 1 플러그 위에 형성되는 제 2 콘택부의 마진을 확보하여 하지층과의 쇼트문제를 최대한 억제하며 노광기술에서의 한계치 이상으로 홀과 홀 사이의 간격을 좁히므로서 이후 형성되는 콘택부와의 얼라인 마진을 최대한 확보할 수 있는 장점이 있다.
Claims (7)
- 활성영역이 형성된 반도체 기판 상에 제 1 절연층을 형성하는 단계와,상기 제 1 절연층의 소정 부위를 제거하여 상기 활성영역을 노출시키는 제 1 접촉홀을 형성하는 단계와,상기 제 1 접촉홀을 제 1 플러그로 매립하는 단계와,잔류한 상기 제 1 절연층의 일부를 제거하여 노출된 상기 제 1 플러그 상부로 이루어진 돌출부를 형성하는 단계와,상기 돌출부 측면에 도전성 있는 물질로 측벽을 형성하는 단계와,상기 측벽과 상기 돌출부를 포함하는 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막의 소정 부위를 제거하여 상기 돌출부 표면을 노출시키는 제 2 접촉홀을 형성하는 단계와,상기 제 2 접촉홀에 제 2 플러그를 형성하는 단계로 이루어진 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 접촉홀을 포토리쏘그래피방법으로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 1 플러그와 상기 제 2 플러그는 도전성있는 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 측벽은,상기 돌출부를 포함하는 잔류한 상기 제 1 절연막 위에 도전층을 형성하는 단계와,상기 제 1 절연막의 일부 표면이 노출되도록 상기 도전층을 에치백하여 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 4에 있어서, 상기 도전층의 증착 두께는 최단거리에 위치하는 이웃한 돌출부간의 거리를 고려하여 결정하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 1 플러그와 상기 제 2 플러그 사이에 실리사이드층을 개재시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 활성영역은 상기 제 1 절연층의 하부에 위치하는 층간배선인 것이 특징인 반도체장치의 콘택 형성방법.
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1998
- 1998-08-31 KR KR1019980035564A patent/KR100269624B1/ko not_active IP Right Cessation
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