KR20040015210A - 집적 회로 제조 방법 - Google Patents

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KR20040015210A KR10-2003-7014172A KR20037014172A KR20040015210A KR 20040015210 A KR20040015210 A KR 20040015210A KR 20037014172 A KR20037014172 A KR 20037014172A KR 20040015210 A KR20040015210 A KR 20040015210A
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Abstract

본 발명은 집적 회로를 제조하기 위한 방법에 관한 것이다. 본 발명의 목적은 제1 금속화 면 밑의 복수의 서로 다른 콘택트를 동시에 부드럽게 에칭하는 가능성을 제공하는 방법을 제공하는 것이다. 본 발명에 따른 방법의 장점은, 특히 모든 세가지 형의 콘택트 홀(contact hole)이 동시에 처리될 수 있기 때문에 임계 리소그래피 면이 불필요한 사실에 있다. 이 경우, 후속하는 금속화 면은 동시에 모든 세개의 콘택트 홀 종류와 직접 정렬된다. 이전의 정렬: M0 내지 CB, CB 내지 GC 및 GC 내지 CD과 비교할 때, 본 발명은 M0와 CD 간의 많은 정렬 결함을 피할 수 있다.

Description

집적 회로 제조 방법{METHOD FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT}
원칙적으로 소정의 집적 회로에 적용가능하지만, 본 발명 및 본 발명이 기초하고 있는 문제는 실리콘 기술의 집적 메모리 회로에 관련하여 설명된다. 집적 회로, 특히 집적 반도체 메모리 회로의 제조시. 서로 다른 종류의 콘택트를 형성할 필요가 있다. 이 경우, 높은 정렬의 정확도를 보장하기 위해서는 가능한 최소의 리소그래피 면(lithography plane)과 에칭 단계를 갖도록 이들 서로 다른 콘택트를 제조하는 것이 바람직하다.
도 2a 및 도 2b는 종래기술에 따른 실리콘 기술로 집적 회로를 제조하기 위한 방법의 연속하는 방법 단계를 도시하는 도면이다.
도 2a는 더 이상 상세히 도시되지 않는 메모리 셀 구성을 갖는 예시적인 반도체 기판(1)이다. 60은 액티브 영역, 예를 들어 두개의 메모리 셀의 공통 소스/드레인 영역을 가리킨다. GS1, GS2 및 GS3는 하부의 게이트 산화층(도시되지 않음)을 갖는 폴리실리콘 층(10), 실리사이드 층(20) 및 실리콘 질화물층(30)으로 구성된 세개의 게이트 스택이다. IS는 서로 다른 세개의 콘택트 형, 즉 두개의 게이트 스택(GS1, GS2) 사이에 액티브 영역(60)과 전기적으로 접촉하는 제1 (임계(critical)) 콘택트 형(CB), 게이트 스택(GS2, GS3) 사이의 기판 영역에 추가적인 액티브 영역(도시되지 않음)과 전기적으로 접촉하는 제2 콘택트 형(CD), 및 제3 게이트 스택(GS3)의 게이트 단자와 전기적으로 접촉하는 제3 콘택트 형(CG)이 형성되는, 예를 들어 실리콘 이산화물로 만들어진 절연층이다.
통상적으로, 임계 콘택트(critical contact)(CB)를 위한 콘택트 홀은 개별적으로 에칭된 다음, 콘택트(CS 및 CG)를 위한 두개의 비-임계(non-critical) 콘택트 홀이 동시에 에칭된다. 이는 두개의 리소그래피 면을 필요로 하는데, 이는 리소그래피 면 모두가 게이트 콘택트 면(gate contact plane)과 정렬될 필요가 있다는 것을 의미한다. 정렬 요동(alignment fluctuations)(JS)은 이의 결과로서 발생할 수 있다.
금속면(M)이 CB와 순차적으로 정렬되기 때문에(이는 역시 CD 및 CG와 동시에 정렬될 수 없다), 도 2b에 도시된 바와 같이 임계 오버레이 허용 오차(critical overlay tolerance)(OT)의 결과가 된다. 최악의 경우, 이와 같은 오버레이 허용 오차(OT)는 금속화 면(metallization plane, M)(M0 내지 CD/CG) 내의 회로를 단락시키는 결과가 될 수 있다.
두개 면(CB 및 CD, CG)은, 에칭 동안 먼저 실리콘 산화물(IS) 그리고 다음에 실리콘 질화물(30)이 에칭되어야 하기 때문에 간단히 결합될 수 없다. 실리콘 질화물 에칭은 또한 게이트 스택(도 2에 도시되지 않음)의 측면 절연을 제거할 것이으므로, 게이트 단자와 콘택트(CB) 사이에 단락 회로를 생성한다.
본 발명은 집적 회로를 제조하기 위한 방법에 관한 것이다.
도 1a 내지 도 1j는 본 발명의 실시예로서 실리콘 기술로 집적 회로를 제조하기 위한 방법의 연속하는 단계들을 도시하는 도면, 및
도 2a 및 도 2b는 종래기술에 따른 실리콘 기술로 집적 회로를 제조하기 위한 방법의 연속하는 단계를 도시하는 도면.
본 발명의 목적은 제1 금속화 면 밑의 복수의 서로 다른 콘택트를 동시에 부드럽게 에칭하는 가능성을 제공하는 방법을 제공하는 것이다.
본 발명에 따르면, 이 목적은 청구항 1에 명시된 제조 방법에 의해 달성된다.
본 발명에 따른 방법의 장점은, 특히 모든 세가지 형의 콘택트 홀(contact hole)이 동시에 처리될 수 있기 때문에 임계 리소그래피 면이 불필요한 사실에 있다. 이 경우, 후속하는 금속화 면은 동시에 모든 세개의 콘택트 홀 종류와 직접 정렬된다. 이전의 정렬: M0 내지 CB, CB 내지 GC 및 GC 내지 CD과 비교할 때, 본 발명은 M0와 CD 간의 많은 정렬 결함을 피할 수 있다.
CG 콘택트 위에서, 실리콘 질화물 갭이 비-임계 리소그래피 면의 도움으로 조기에 제거되기 때문에, 콘택트 홀 에칭 동안 모든 콘택트 홀에 대해 연착륙하는 실리콘 산화물 에칭이 동시에 사용될 수 있다.
CG 콘택트가 게이트 단자 보다 보다 넓은 영역에서 착륙하는 것이 허용되기 때문에 정렬 허용 오차가 부수적으로 얻어진다. 여기서, 나쁘게 정렬된 CG 콘택트의 경우, 실리콘 질화물 측벽 스페이서는 결과로 나타나는 실리콘 질화물 갭 에칭 단계에 의해 손상을 받을 것이다.
결국, 콘택트 정렬를 완화시키므로 전체 셀 어레이의 크기를 줄일 수 있다.
특히, 모든 서로 다른 콘택트들은 CB 에칭이라고 하는 에칭 방법에 의해 동시에 그리고 부드럽게 에칭될 수 있다.
청구항 1에 명시된 제조 방법의 장점 및 개선점은 종속 청구항에서 알 수 있다.
바람직한 실시예에 따르면, 제3 게이트 스택의 게이트 단자의 상면의 언커버링(uncovering)은 다음 단계: 제3 게이트 스택 위에 제4 개구부를 갖는 제1 절연층 위에 추가적인 마스크를 제공하는 단계; 추가적인 마스크를 사용하여 에칭 공정에 의해 제3 게이트 스택의 상면을 언커버링하는 단계; 제1 마스크를 제거하는 단계; 및 게이트 단자의 상면이 언커버될 때까지 제3 게이트 스택을 선택적으로 에칭하는 단계를 포함한다.
다른 바람직한 실시예에 따르면, 제1 및 제2 절연층은 제1 및 제2 게이트 스택의 상면이 언커버될 때까지 평탄화된다.
다른 바람직한 실시예에 따르면, 제3 절연층은 마스크 밑에 제공된다.
다른 바람직한 실시예에 따르면, 마스크는 하드 마스크이다.
다른 바람직한 실시예에 따르면, 제1, 제2 및 제3 콘택트 홀의 동시 형성하기 위한 에칭 공정은 게이트 스택의 언커버된 재료에 대해 선택적으로 절연층을 이방성으로 에칭한다.
다른 바람직한 실시예에 따르면, 게이트 스택을 갖는 기판 위에는, 제1, 제2 및 제3 콘택트 홀을 동시에 형성하기 위한 에칭 공정을 위한 에칭 스톱퍼(etching stop)으로서 제공되고, 개별적인 에칭 공정에서 제1, 제2 및 제3 콘택트 홀을 동시에 형성하기 위한 에칭 공정 이후에 제거되는 라이너 층이 제공된다.
다른 바람직한 실시예에 따르면, 개구들에는 테이퍼(taper), 즉 아래족으로 좁아지는 방식으로 제공된다. 테이퍼의 장점은, 흔히 임계 리소그래피로 가능하던 것보다 훨씬 작은 구멍이 노출될 수 있으며, 또한 다음에 테이퍼에 의해 작아지는 큰 구멍들이 노출될 수 있다는 사실에 있다. 따라서 보다 안정한 공정 범위로 대응하는 리소그래피가 실시될 수 있다.
본 발명의 예시적인 실시예가 도면에 예시되며, 이하의 상세한 설명에 보다 자세히 설명된다.
도면에서 동일한 도면부호는 동일하거나 기능적으로 유사하한 구성요소를 지칭한다.
도 1a 내지 도 1j는 본 발명의 실시예로서 실리콘 기술로 집적 회로를 제조하기 위한 방법의 연속하는 방법 단계들을 도시하는 도면이다.
도 1a에 따르면, 메모리 셀 구성(도시되지 않음)을 갖는 기판(1)이 제공된다.
참조번호 60은 예를 들어 두개의 메모리 셀들의 공통 소스/드레인 영역인 액티브 영역을 지칭한다. 액티브 영역(60) 위에 놓인 것은 상호 임계 거리(critical distacne) 떨어져 있는 인접하는 게이트 스택(GS1, GS2)이다. 제3 게이트 스택(GS3)이 기판(1) 위에 더 제공되는데, 여기서 제3 게이트 스택은 다른 두개의 게이트 스택(GS1, GS2)보다 훨씬 크고 비임계 거리(non-critical distance)만큼 떨어져 있다.
게이트 스택(GS1, GS2, GS3)은 모두 약 동일한 높이이고 동일한 구성, 즉 하부 게이트 산화층(도시되지 않음)을 갖는 폴리실리콘으로 만들어진 하부 층, 실리사이드로 된 중간층(20) 및 실리콘 질화물로 된 상부층(30)을 갖는다. 측벽 스페이서(40)도 유사하게 실리콘 질화물로부터 형성된다. CB, CS 및 CG는 서두에서 설명할 바와 같이, 서로 다른 전기 접촉부가 형성될 위치를 가리킨다.
제1 단계에서, 본 실시예에서, 라이너 층(liner layer)(50)이 순응하게 (conformly) 증착되는데, 이 라이너 층은 붕소와 인의 확산을 방해하는 장벽이고, 후자의 실리콘 산화물 에칭을 위한 에칭 스톱퍼(etching stopper)으로서 작용한다. 예로서, 실리콘 질화물 또는 SION(silicon oxynitride)은 라이너 층(50)으로서 적합하다.
라이너 증착후, 실리콘 산화물층, 즉 참조번호 70으로 지칭된 BPSG 층(borophosphosilicate class)이 결과로 나타나는 구조 위에 증착된다. 이 BPSG층(70)은 후속하는 열 처리에서 흐르게 되어, 특히 가깝게 인접하는 게이트 스택(GS1, GS2) 간에 어떠한 자유 공간 또는 보이드(void)도 남기지 않게 된다. 이로서 도 1b에 도시된 방법 단계의 결과가 된다.
후속하는 방법 단계에서, 평탄화 ARC 코팅부(anti-reflective coating)이 스핀되어(spun on), BPSG(70)의 표면의 나머지 불균일(도 1b 참조)를 남기게 된다. 만일 이것이 다음의 리소그래피에 불충하다면, BPSG 층(70)의 열 처리 후에, 예를 들면 화학적 기계적 연마(CMP)에 의한 평탄화가 또한 실시될 수 있다.
다음에 마스크(M)를 위한 포토레지스트 층이 개구부(F1)가 제3 게이트 스택(GS3) 위에 존재하는 방식으로 도포되고 패턴화된다. 개구부(F1)의 크기는 비 임계이며, 제3 게이트 스택(GS3)의 치수보다 클 수 있다. 마스크(M1)의 레지스트의 노광 및 현상 후의 상태가 도 1c에 도시되어 있다.
이에 대해, 리소그래피 공정 윈도우의 크기가 충분할 때, ARC 코팅부의 증착은 가능하게 불필요할 수 있다는 것을 알아야 한다.
도 1d를 참조하면, 다음에 제3 게이트 스택(GS3)의 표면 및 실리콘 산화층(70)을 포함한 주변이 윈도우(F1)의 크기에 따라 언커버(uncovered)된다. 이를 위해, ARC 코팅부(AR) 및 실리콘 산화물층(70)이 적당한 에칭 공정, 예를 들어 반응성 이온 에칭에 의해 제거된다. 그후, 마스크(M1)의 잔류물 및 ARC 코팅부(AR)가 제거되어, 실리콘 산화물 층(70)은 제3 게이트 스택(GS3)의 후속하는 에칭을 위한 마스크를 형성한다. 이와 같은 후속하는 에칭, 예를 들어 핫(hot) 인산을 이용한 습식 화학 에칭에 의해, 제3 게이트 스택(GS3)의 표면이 실리콘 산화물에 대해 선택적으로 게거되고, 제3 게이트 스택(GS3)의 실리사이드 층(20)이 상면에서 언커버된다. 이 공정 단계는 도 1e에 도시되어 있다. 대응하는 콘택트(CG)는 상기 실리사이드 층(20)과 전기적으로 접촉하도록 되어 있다. 에칭 시간은 측벽 스페이서(40)의 일부가 여전히 남는 방식으로 치수화되어야 한다.
다음 방법 단계에서, 추가적인 중간 산화물, 즉 TEOS 층(80)이 결과로 나타나는 구조 위에 증착되어, 도 1f에 도시된 공정 단계가 된다.
다음에 게이트 스택(GS1, GS2)의 상면이 언커버되는 방식으로 실리콘 산화물 층(70, 80)이 평탄화된다. 이 평탄화는 유사하게 화학적 기계적 연마 공정에 의해 실시된다. 결과로 나타나는 구조는 도 1g에 도시된 바와 같이 반드시 평탄한 표면을 갖는다.
그후, 도면부호 90으로 지칭된 추가적인 중간 산화물(즉 TEOS)이 결과로 나타나는 구조 위에 증착된다. 이 중간 산화물은 캐패시터 커플링을 낮게 유지하기 위해 기판과 금속화(M2) 간에 스페이서로서 작용한다.
다음에 예를 들어 폴리실리콘으로 된 하드 마스크가 중간 산화물(90) 위에 증착되고, 통상적인 방법으로 포토리소그래픽하게 패턴화된다.
결과로 나타나는 상태가 도 1h에 도시되는데, 이 도면에서 F2a, F2b 및 F2c는 하드 마스크(M2)에 있는 각각의 개구부를 가리킨다.
제1 개구부(F2a)는 제3 게이트 스택(GS3)의 게이트 단자(20)의 언커버된 상면 위에 놓인다. 제2 개구부(F2b)는 제3 및 제2 게이트 스택(GS3 및 GS2) 사이의 기판(1) 위에 놓인다. 제3 개구부(F2c)는 액티브 영역(60) 위에 놓이고, 부분적으로 제1 및 제2 게이트 스택(GS1, GS2)에 오버랩한다.
도 1i를 참조하면, 콘택트(CB, CS 및 CG)를 위한 콘택트 홀(KB, KS 및 KG) 각각이 반응적으로 에칭된다. 이 경우 편리한 것은 모든 서로 다른 콘택트 홀(KB, KS 및 KG)이 동시에 패턴화될 수 있다는 것이다. 이 경우, 실리콘 질화물, SION(silicon oxynitride) 또는 게이트 재료 및 폴리실리콘에 대해 선택적으로 중간 산화물을 이방성으로 에칭하는 에칭 방법이 사용된다. 이는, 두개의 콘택트 홀(KB, KS)이 될 수 있는 한 라이너 층(50)을 통해 에칭되게 하고, 덜 깊은(less deep) 콘택트 홀(KG)는 될 수 있는 한 게이트 단자(20)를 통해 에칭되게 한다.
도 1j를 참조하면, 다음에 라이너 층(50)이 또한 개별적인 에칭 단계로 에치되어, 나중의 방법 단계에서 금속화 면과 콘택트 홀 바닥에 존재하는 구조 간의 전기적 접촉이 형성될 수 있게 된다.
마지막으로 결과로 나타나는 구조가 도 1j에 도시되어 있다. 도 1j에 도시된 방법 단계 후에, 금속화 면이 공지된 방법 절차에 따라 도포되고 패턴화된다.
비록 본 발명이 바람직한 예시적인 실시예에 기초하여 위에 설명되었지만, 이는 제한하려는 것이 아니고 다양한 방법으로 수정될 수 있다.
특히, 층 재료의 선택은 단지 예시일 뿐이며, 서로 다른 많은 방법으로 변할 수 있다.
중간 산화물 위의 상술한 하드 마스크 대신에, 적당한 포토레지스트 마스크의 형성이 있을 있다는 것은 말할 필요도 없다. 그러나, 하드 마스크의 도입을 통해, 두꺼운 포토레지스트를 통해 콘택트 홀을 에칭하는 것과 비교할 때 후속하는콘택트 홀 에칭 동안의 종횡비가 감소된다.
상술한 바와 같이, 본 발명에 따르면, 모든 세가지 형의 콘택트 홀이 동시에 처리될 수 있기 때문에, 임계 리소그래피 면이 불필요하게 되는 장점이 있다. 따라서 정렬 결함을 피할 수 있다.
더우기, 실리콘 질화물 갭이 비-임계 리소그래피 면의 도움으로 조기에 제거되기 때문에, 콘택트 홀 에칭 동안 모든 콘택트 홀에 대해 연착륙하는 실리콘 산화물 에칭이 동시에 사용될 수 있다.

Claims (9)

  1. 집적 회로를 제조하기 위한 방법에 있어서,
    기판(1) 표면 상에 제공된 거의 동일한 높이의 적어도 하나의 제1, 제2 및 제3 게이트 스택(GS1, GS2, GS3), 및 상기 제1 및 제2 게이트 스택(GS1, GS2) 사이의 기판(1)의 표면에 제공된 공통 액티브 영역(60)을 갖는 기판(1)을 제공하는 단계;
    제1, 제2 및 제3 게이트 스택(GS1, GS2, GS3)을 커버하는 방식으로(coverign fashing)으로 내장시키기 위해 제1 절연층(70)을 제공하는 단계;
    상기 제3 게이트 스택(GS3)의 게이트 단자(20)의 상면을 언커버하는(uncovering)하는 단계;
    상기 게이트 단자(20)의 상면을 커버하기 위해 제2 절연층(80)을 제공하는 단계;
    결과로 나타나는 구조 위에 마스크(M2) - 상기 마스크(M2)는 상기 제3 게이트 스택(GS3)의 상기 단자(20)의 상기 언커버된 상면 위의 제2 개구부(F2a), 상기 제3 및 제2 게이트 스택(GS3, GS2) 사이의 기판(1) 위의 제2 개구부(F2b), 및 상기 공통 액티브 영역(60) 위에 놓이고 부분적으로 제1 및 제2 게이트 스택(GS1, GS2)에 오버랩하는 제3 개구부(F2c)를 가짐 - 를 제공하는 단계;
    상기 마스크(M2)를 이용한 에칭 공정에 의해 제1, 제2 및 제3 콘택트 홀(KB, KS 및 KG)을 동시에 형성하는 단계
    를 포함하되,
    상기 제1 콘택트 홀(KB)은 상기 상기 제1 및 제2 게이트 스택(GS13, GS2) 간의 기판 표면에 있는 공통 액티브 영역(60)을 언커버하고, 상기 제2 콘택트 홀(KS)은 상기 제2 및 제3 게이트 스택(GS3, GS2) 사이의 기판 표면을 언커버하고, 상기 제3 콘택트 홀(KG)은 제3 게이트 스택(GS3)의 게이트 단자(20)의 상면을 언커버하는 방법.
  2. 제1항에 있어서, 상기 제3 게이트 스택(GS3)의 게이트 단자(20)의 상면을 언커버링하는 것은 다음 단계:
    상기 제3 게이트 스택(GS3) 위에 제4 개구부(F1)를 갖는, 상기 제1 절연층(70) 위에 다른 마스크(M1)를 제공하는 단계;
    상기 다른 마스크(M1)를 이용한 에칭 공정으로 상기 제3 게이트 스택(GS3)의 상면을 언커버하는 단계;
    상기 제1 마스크(M1)를 제거하는 단계; 및
    상기 게이트 단자(20)의 상면이 언커버할 때까지 상기 제3 게이트 스택(GS3)를 선택적으로 에칭하는 단계
    에 의해 실시되는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 절연층(70, 80)은 제1 및 제2 게이트 스택(GS1, GS2)의 상면이 언커버할 때까지 평탄화되는 방법.
  4. 제3항에 있어서, 제3 절연층(90)이 상기 마스크(M2) 밑에 제공되는 방법.
  5. 상기 청구항 중의 어느 한 항에 있어서, 상기 마스크(M2)는 하드 마스크인 방법.
  6. 상기 청구항 중의 어느 한 항에 있어서, 상기 제1, 제2 및 제3 콘택트 홀(KB, KS 및 KG)을 동시에 형성하기 위한 에칭 공정은 상기 게이트 스택(GS1, GS2, GS3)의 언커버된 재료에 대해 선택적으로 상기 절연층(70, 80, 90)을 이방성으로 에칭하는 방법.
  7. 상기 청구항 중의 어느 한 항에 있어서, 상기 게이트 스택(GS1, GS2, GS3)을 갖는 상기 기판(1) 위에는, 라이너(50)가 상기 제1, 제2 및 제3 콘택트 홀(KB, KS 및 KG)을 동시 형성하기 위한 에칭 공정을 위한 에칭 스톱퍼로서 제공되고, 개별적인 에칭 공정으로 상기 제1, 제2 및 제3 콘택트 홀(KB, KS 및 KG)을 동시에 형성하기 위한 에칭 공정 후에 제거되는 방법.
  8. 상기 청구항 중의 어느 한 항에 있어서, 상기 개구부(F2a, F2b, F2c)에는 아래쪽으로 좁아지는 테이퍼가 제공되는 방법.
  9. 상기 청구항 중의 어느 한 항에 있어서, 상기 제21 콘택트 홀(KS)를 통해서, 기판(1)에 있는 기판 표면의 다른 액티브 영역이 언커버되는 방법.
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