EP1384259A2 - Herstellungsverfahren für eine integrierte schaltung - Google Patents

Herstellungsverfahren für eine integrierte schaltung

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Publication number
EP1384259A2
EP1384259A2 EP02737948A EP02737948A EP1384259A2 EP 1384259 A2 EP1384259 A2 EP 1384259A2 EP 02737948 A EP02737948 A EP 02737948A EP 02737948 A EP02737948 A EP 02737948A EP 1384259 A2 EP1384259 A2 EP 1384259A2
Authority
EP
European Patent Office
Prior art keywords
gate stack
gate
contact hole
substrate
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02737948A
Other languages
English (en)
French (fr)
Inventor
Wolfgang Gustin
Kae-Horng Wang
Matthias Kroenke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1384259A2 publication Critical patent/EP1384259A2/de
Withdrawn legal-status Critical Current

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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a manufacturing method for an integrated circuit.
  • 2a, b are schematic representations of successive process stages of a known production process for an integrated circuit using silicon technology.
  • GS1, GS2, GS3 are three gate stacks, which are composed of a polysilicon layer 10 with an underlying (not illustrated) gate oxide layer, a silicide layer 20 and a silicon nitride layer 30.
  • IS is an insulation layer, for example made of silicon dioxide, in which three different contact types are to be formed, namely a first (critical) contact type CB, which electrically contacts the active region 60 between the two gate stacks GS1, GS2, a second contact type CD, which a further ( active area (not shown) in the substrate area between the gate stacks GS2, GS3 electrically contacted, and a third contact type CG, which rather the gate connection 20 of the third gate stack GS3 is electrically contacted.
  • first (critical) contact type CB which electrically contacts the active region 60 between the two gate stacks GS1, GS2, a second contact type CD, which a further ( active area (not shown) in the substrate area between the gate stacks GS2, GS3 electrically contacted
  • a third contact type CG which rather the gate connection 20 of the third gate stack GS3 is electrically contacted.
  • the contact hole for the critical contact CB is etched separately, and then simultaneously the two non-critical contact holes for the contacts CS and CG.
  • Two lithography levels are required for this, which means that both lithography levels must be adjusted to the gate contact level. This can lead to JS adjustment fluctuations.
  • silicon oxide IS and then silicon nitride 30 must first be etched during the etching.
  • the silicon nitride ion would also remove the side insulation from the gate stacks (not shown in FIG. 2) and thus create a short circuit between the gate connection and the contact CB.
  • the object of the present invention is to provide a method which offers the possibility of gently etching several different contacts below the first metallization level at the same time.
  • the advantages of the method according to the invention are, in particular, that one saves a critical lithography level, since all three contact hole types process simultaneously. can be settled.
  • the subsequent metallization level has direct adjustment to all three contact hole types at the same time.
  • this invention can avoid a lot of adjustment errors between MO and CD.
  • silicon oxide treatment with soft landmg can be used for all contact holes at the same time during contact hole etching.
  • the entire cell field can be reduced by disarming the contact adjustment.
  • all different contacts can be gently etched simultaneously using the same etching method known from CB etching.
  • the upper side of a gate connection of the third gate stack is exposed by the following steps: providing a further mask on the first insulation layer, which has a fourth opening above the third gate stack; Exposing the 0 top of the third gate stack by an etching process using the further mask; Removing the first mask; selectively etch the third gate stack until the top of the gate port is exposed.
  • the first and second insulation layers are planarized until the 0 tops of the first and second gate stacks are exposed.
  • a third insulation layer is provided under the mask.
  • the mask is a hard mask.
  • the etching process for simultaneously forming a first, second and third contact hole anisotropically etches the insulation layers selectively with respect to the exposed material of the gate stack.
  • a liner layer is provided on the substrate with the gate stacks as an etching stop for which the etching process for simultaneously forming a first, second and third contact hole is provided and after the etching process for simultaneously forming a first, second and third contact hole in a separate etching process away.
  • the openings are provided with a taper, in such a way that they taper downwards.
  • the advantage of the taper is that it is possible to punch holes that are even smaller than would normally be possible with critical lithography, or that larger holes can be exposed, which then become smaller with the taper. The corresponding lithography can thus be carried out in a more stable process area.
  • Fig. La-j schematic representations of successive process stages of a manufacturing process of an integrated circuit using silicon technology as an embodiment of the present invention.
  • 2a, b are schematic representations of successive process stages of a known production process for an integrated circuit using silicon technology.
  • 1 a - 2 are schematic representations of successive process stages of a production process for an integrated circuit using silicon technology as an embodiment of the present invention.
  • a substrate 1 with a memory cell arrangement (not shown) is provided.
  • Reference numeral 60 denotes an active area, for example a common source / drain region of two memory cells.
  • Also provided on the substrate 1 is a third gate stack GS3, which is at a substantially larger and more unk ⁇ ti- see distance from the other two gate stacks GS1, GS2.
  • the gate stacks GS1, GS2, GS3 are all approximately the same height and have the same structure, namely a lower layer made of polysilicon with an underlying gate oxide layer (not shown), a middle layer 20 made of silicide and an upper layer 30 made of silicon nitride.
  • the sidewall spacers 40 are made from silicon nitride.
  • CB, CS and CG denote positions at which the various electrical contacts are to be produced, as explained at the beginning.
  • a liner layer 50 is deposited conformally, which is a barrier against the diffusion of boron and phosphorus and which is an etch stop for a later silicon oxide etching.
  • a suitable liner layer 50 is e.g. Silicon nitride or silicon oxynitride.
  • a silicon oxide layer e.g. a BPSG layer (boron-phosphorus-silicate glass), which is designated by reference numeral 70.
  • This BPSG layer 70 is made to flow in a subsequent tempering so that it leaves no free spaces or voids, in particular between the closely adjacent gate stacks GS1, GS2. This leads to the process stage shown in FIG. 1b.
  • a planarizing ARC varnish (anti-reflective coating) is spun on, which compensates for the remaining unevenness (see FIG. 1b) of the surface of the BPSG 70. If this is not sufficient for the subsequent lithography, planarization, for example by means of chemical mechanical polishing (CMP), can also take place after the tempering of the BPSG layer 70.
  • CMP chemical mechanical polishing
  • a photoresist layer for a mask M1 is then applied and structured in such a way that there is an opening Fl above the third gate stack GS3.
  • the size of the opening F1 is not critical and can go beyond the dimensions of the third gate stack GS3.
  • the state after exposure and development of the lacquer of the mask M1 is shown in FIG. 1c. In this regard, it should be noted that if the lithography process window is large enough, it may even be possible to dispense with the deposition of the ARC lacquer.
  • the surface of the third gate stack GS3 and the periphery consisting of the silicon oxide layer 70 are now exposed in accordance with the size of the window F1.
  • the ARC lacquer AR and the silicon oxide layer 70 are removed by a suitable etching process, for example a reactive ion etching.
  • the residues of the mask M1 and the ARC lacquer AR are then removed, so that the silicon oxide layer 70 forms a mask for a subsequent etching of the third gate stack GS3.
  • the surface of the third gate stack GS3 is selectively removed from the silicon oxide and the silicide layer 20 of the third gate stack GS3 is exposed at the top.
  • This process stage is shown in Fig. Le.
  • the corresponding contact CG is to make electrical contact with this silicide layer 20.
  • the etching time must be such that parts of the side wall spacer 40 still remain.
  • the silicon oxide layers 70 and 80 are planed in such a way that the top of the gate stacks GS1, GS2 is exposed.
  • This planarization is also expediently carried out by means of a chemical-mechanical polishing process.
  • the resulting structure has a substantially flat surface, as shown in Fig. 1g.
  • a further intermediate oxide (eg TEOS), which is designated by reference symbol 90, is then deposited on the resulting structure.
  • This intermediate oxide serves as a waste Stand from the substrate to the metallization M2 to keep capacitive couplings low.
  • a hard mask for example made of polysilicon, is then deposited on the intermediate oxide 90 and this is structured photolithographically in the usual way.
  • FIG. 1h The resulting state is shown in FIG. 1h, where F2a, F2b, F2c denote respective openings in the hard mask M2.
  • the first opening F2a lies above the exposed upper side of the gate connection 20 of the third gate stack GS3.
  • the second opening F2b lies above the substrate 1 between the third and the second gate stack GS3 and GS2.
  • the third opening F2c lies above the active area 60 and partially overlaps the first and second gate stacks GS1, GS2.
  • the contact holes KB, KS, KG for the contacts CB, CS and CG are now reactively etched. It is useful that all different contact hole types KB, KS, KG can be structured at the same time.
  • An etching process is used which anisotropically etches the intermediate oxides selectively with respect to silicon nitride, silicon oxynitride or gate material and the polysilicon. This ensures that the two deep contact holes KB, KS are etched through to the laser layer 50 and the less deep contact hole KG is etched through to the gate connection 20.
  • the leather layer 50 is then etched through in a separate etching step, so that electrical contact between the metallization level and the structures present on the contact hole bottom can now be produced in a later method step.
  • FIG. 1j The structure ultimately resulting is shown in FIG. 1j. Following the process step shown in FIG. The metalization level is applied and structured in a known manner.
  • the selection of the layer materials is only exemplary and can be varied in many ways.
  • the formation of a suitable photoresist mask is also conceivable in principle.
  • the aspect ratio during the subsequent contact hole etching is reduced in comparison to the fact that the contact holes have to be etched through thick photoresist.

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Bereitstellen eines Substrats (1) mit mindestens einem ersten, zweiten und dritten auf der Substratoberfläche vorgesehenen, ungefähr gleich hohen Gatestapel (GS1, GS2, GS3), wobei ein gemeinsamer aktiver Bereich (60) an der Substratoberfläche im Substrat (1) zwischen dem ersten und zweiten Gatestapel (GS1, GS2) vorgesehen ist; Vorsehen einer ersten Isolationsschicht (70) zum überdeckenden Einbetten des ersten, zweiten und dritten Gatestapels (GS1, GS2, GS3); Freilegen der Oberseite eines Gateanschlusses (20) des dritten Gatestapels (GS3); Vorsehen einer zweiten Isolationsschicht (80) zum Überdecken der Oberseite eines Gateanschlusses (20); Vorsehen einer Maske (M2) auf der resultierenden Struktur, welche eine erste Öffnung (F2a) oberhalb der freigelegten Oberseite des Gateanschlusses (20) des dritten Gatestapels (GS3), eine zweite Öffnung (F2b) oberhalb des Substrats (1) zwischen dem dritten und dem zweiten Gatestapel (GS3, GS2) und eine dritte Öffnung (F2c) oberhalb des gemeinsamen aktiven Bereichs (60) aufweist, die den ersten und des zweiten Gatestapel (GS1, GS2) teilweise überlappt; und gleichzeitiges Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) durch einen Ätzprozeß unter Verwendung der Maske (M2), wobei das erste Kontaktloch (KB) den gemeinsamen aktiven Bereich (60) an der Substratoberfläche zwischen dem ersten und zweiten Gatestapel (GS1, GS2), das zweite Kontaktloch (KS) die Substratoberfläche zwischen dem zweiten und dritten Gatestapel (GS2, GS2) und das dritte Kontaktloch (KG) die Oberseite des Gateanschlusses (20) des dritten Gatestapels (GS3) freilegt.

Description

Beschreibung
Herstellungsverfahren für eine integrierte Schaltung
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Schaltung.
Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte Speicherschaltungen in Silizium-Technologie erläutert. Bei der Herstellung integrierter Schaltungen, insbesondere integrierter Halbleiter-Speicherschaltungen, ist es erforderlich, verschiedene Arten von Kontakten herzustellen. Dabei ist es wünschenswert, diese verschiedenen Kontakte mit möglichst wenig Lithographieebenen und Ätzschritten herzustellen, um eine hohe Justiergenauigkeit zu gewährleisten.
Fig. 2a, b sind schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines bekannten Herstellungsverfahrens einer integrierten Schaltung in Silizium-Technologie.
Fig. 2a zeigt ein beispielhaftes Halbleitersubstrat 1 mit einer nicht näher illustrierten Speicherzellenanordnung. 60 be- zeichnet ein aktives Gebiet, beispielsweise ein gemeinsames Source-/ Draingebiet zweier Speicherzellen. GSl, GS2, GS3 sind drei Gatestapel, welche aus einer Polysiliziumschicht 10 mit darunterliegender (nicht illustrierter) Gateoxidschicht, einer Silizidschicht 20 und einer Siliziumnitridschicht 30 aufgebaut sind. IS ist eine Isolationsschicht, beispielsweise aus Siliziumdioxid, in der drei verschiedene Kontakttypen auszubilden sind, nämlich ein erster (kritischer) Kontakttyp CB, welcher das aktive Gebiet 60 zwischen den beiden Gatestapeln GSl, GS2 elektrisch kontaktiert, ein zweiter Kontakttyp CD, welcher einen weiteren (nicht dargestellten) aktiven Bereich im Substratbereich zwischen den Gatestapeln GS2, GS3 elektrisch kontaktiert, und ein dritter Kontakttyp CG, wel- eher den Gateanschluß 20 des dritten Gatestapels GS3 elektrisch kontaktiert.
üblicherweise wird das Kontaktloch für den kritischen Kontakt CB separat geatzt, und anschließend gleichzeitig die beiden unkritischen Kontaktlocher für die Kontakte CS und CG. Dafür sind zwei Lithographieebenen erforderlich, was bedeutet, daß beide Lithographieebenen auf die Gatekontaktebene justiert werden müssen. Hierdurch kann es zu Justierschwankungen JS kommen.
Da die Metallebene M anschließend auf CB aligned wird (sie kann nicht gleichzeitig auch auf CD, CG aligned werden) , ergeben sich kritische Overlay-Toleranzen OT, wie m Fig. 2b dargestellt. Im schlimmsten Fall können solche Overlay- Toleranzen OT zu Kurzschlüssen in der Metallisierungsebene M (MO zu CD/CG) fuhren.
Man kann nicht einfach die beiden Ebenen CB und CD, CG zusam- menlegen, da bei der Atzung zunächst Siliziumoxid IS und anschließend Siliziumnitπd 30 geatzt werden muß. Die Silizium- nitridatzung wurde auch die Seitemsolation der Gatestapel (nicht gezeigt in Fig. 2) entfernen und damit einen Kurzschluß zwischen dem Gateanschluß und dem Kontakt CB schaffen.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren anzugeben, das die Möglichkeit bietet, mehrere unterschiedliche Kontakte unterhalb der ersten Metallisierungs- ebene gleichzeitig schonend zu atzen.
Erfmdungsgemaß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren gelost.
Die Vorteile des erfmdungsgemaßen Verfahrens liegen insbesondere darin, daß man eine kritische Lithographieebene einspart, da alle drei Kontaktlochtypen gleichzeitig prozes- siert werden können. Die nachfolgende Metallisierungsebene haben in diesen Fall direkt Justage zum allen drei Kontaktlochtypen gleichzeitig. Im Vergleich zum den bisherige Justage: MO zu CB, CB zu GC und GC zu CD kann diese Erfindung viel Justagefehler zwischen MO und CD vermeiden.
Da auf dem CG-Kontakt die Siliziumnitπdkappe mit Hilfe der unkritischen Lithographieebene frühzeitig entfernt wird, kann bei der Kontaktlochatzung eine Siliziumoxidat zung mit Soft- Landmg bei allen Kontaktlochern gleichzeitig eingesetzt werden.
Man gewinnt zusatzlich Justiertoleranz, da die CG-Kontakte in einem breiteren Bereich als bisher auf dem Gateanschluß lan- den dürfen. Bisher wäre bei einem schlecht justierten CG- Kontakt der Siliziumnitπdseitenwand-Spacer durch den abschließenden Siliziumnitridkappen-Atzschritt angegriffen worden .
Daraus resultierend kann durch das Entscharfen der Kontakt- justierung das gesamte Zellenfeld verkleinert werden.
Insbesondere können alle unterschiedlichen Kontakte gleichzeitig mit demselben von der CB-Atzung bekannten Atzverfahren gleichzeitig schonend geatzt werden.
In den Unteranspruchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Herstellungsverfahrens .
Gemäß einer bevorzugten Weiterbildung erfolgt das Freilegen der Oberseite eines Gateanschlusses des dritten Gatestapels durch die folgenden Schritte: Vorsehen einer weiteren Maske auf der ersten Isolationsschicht, welche eine vierte Öffnung oberhalb des dritten Gatestapels aufweist; Freilegen der 0- berseite des dritten Gatestapels durch einen Atzprozeß unter Verwendung der weiteren Maske; Entfernen der ersten Maske; selektives Atzen des dritten Gatestapels, bis die der Oberseite des Gateanschlusses freigelegt ist.
Gemäß einer weiteren bevorzugten Weiterbildung werden die erste und zweite Isolationsschicht planarisiert , bis die 0- berseiten des ersten und zweiten Gatestapels freigelegt sind.
Gemäß einer weiteren bevorzugten Weiterbildung wird unter der Maske eine dritte Isolationsschicht vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Maske eine Hartmaske.
Gemäß einer weiteren bevorzugten Weiterbildung atzt der Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs anisotrop die Isolationsschichten selektiv zum freiliegenden Material der Gatestapel.
Gemäß einer weiteren bevorzugten Weiterbildung wird auf dem Substrat mit den Gatestapeln eine Linerschicht als Atzstopp für den der Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs vorgesehen wird und nach dem Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs in einem separaten Atzprozeß entfernt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Offnungen mit einem Taper versehen, also derart, daß sie sich nach unten verjungen. Der Vorteil des Tapers liegt darin, daß man noch kleinere Locher kann, als üblicherweise mit kriti- scher Lithographie möglich wäre, bzw. daß man größere Locher belichten kann, die dann durch den Taper kleiner werden. So kann die entsprechende Lithographie in einem stabileren Prozeßbereich durchgeführt werden.
Ein Ausfuhrungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung naher erläutert . Es zeigen :
Fig. la-j schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer integrierten Schaltung m Silizium-Technologie als Ausfuhrungsform der vorliegenden Erfindung; und
Fig. 2a, b schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines bekannten Herstellungsverfahrens einer integrierten Schaltung in Silizium- Technologie .
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. la- sind schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer integrierten Schaltung in Silizium-Technologie als Ausfuhrungs- form der vorliegenden Erfindung.
Gemäß Fig. la wird ein Substrat 1 mit einer (nicht gezeigten) Speicherzellenanordnung bereitgestellt. Bezugszeichen 60 bezeichnet ein aktives Gebiet, beispielsweise ein gemeinsames Source-/Draιngebιet zweier Speicherzellen. Oberhalb des aktiven Gebietes 60 befinden sich benachbarte Gatestapel GSl und GS2, welche einen kritischen Abstand voneinander aufweisen. Weiterhin vorgesehen auf dem Substrat 1 ist ein dritter Gatestapel GS3, welcher einen wesentlich größeren und unkπti- sehen Abstand zu den anderen beiden Gatestapeln GSl, GS2 aufweist .
Die Gatestapel GSl, GS2, GS3 sind alle ungefähr gleich hoch und besitzen denselben Aufbau, nämlich eine untere Schicht aus Polysilizium mit einer (nicht eingezeichneten) darunterliegenden Gateoxidschicht, eine mittlere Schicht 20 aus Sili- zid und eine obere Schicht 30 aus Siliziumnitrid. Ebenfalls aus Siliziumnitrid hergestellt sind die Seitenwand-Spacer 40. CB, CS und CG bezeichnen Positionen, an denen die verschiedenen elektrischen Kontakte, wie eingangs erläutert, herzustellen sind.
In einem ersten Schritt wird bei dieser Ausfuhrungsform eine Linerschicht 50 konform abgeschieden, welche eine Barriere gegen die Diffusion von Bor und Phosphor ist und welche als Atzstopp für ein spateres Siliziumoxidatzen ist. Als Liner- schicht 50 eignet sich z.B. Siliziumnitrid oder Siliziumoxi- nitrid.
Nach der Linerabscheidung wird über der resultierenden Struktur eine Siliziumoxidschicht, z.B. eine BPSG-Schicht (Bor- Phosphor-Silikat-Glas) , abgeschieden, welche mit Bezugszeichen 70 bezeichnet ist. Diese BPSG-Schicht 70 wird in einer anschließenden Temperung zum Verfließen gebracht, so daß sie keine Freiraume bzw. Voids insbesondere zwischen den eng benachbarten Gatestapeln GSl, GS2 hinterläßt. Dies fuhrt zu dem in Fig. lb gezeigten Verfahrensstadium.
In einem darauffolgenden Verfahrensschritt wird ein planari- sierender ARC-Lack (Anti-Reflective Coating) aufgeschleudert, der die verbleibenden Unebenheiten (siehe Fig. lb) der Ober- flache des BPSG 70 ausgleicht. Sollte dies für die nachfolgende Lithographie nicht ausreichen, kann nach dem Tempern der BPSG-Schicht 70 auch eine Planarisierung, beispielsweise mittels chemisch-mechanischen Polierens (CMP) , erfolgen.
Anschließend wird eine Photolackschicht für eine Maske Ml aufgebracht und derart strukturiert, daß eine Öffnung Fl o- berhalb des dritten Gatestapels GS3 vorliegt. Die Große der Öffnung Fl ist unkritisch und kann über die Abmessungen des dritten Gatestapels GS3 hinausgehen. Der Zustand nach Belich- tung und Entwicklung des Lacks der Maske Ml ist in Fig. lc gezeigt . Dazu sei bemerkt, daß bei ausreichender Große des Lithogra- phie-Prozeßfensters eventuell sogar auf die Abscheidung des ARC-Lacks verzichtet werden kann.
Mit Bezug auf Fig. ld erfolgt nun ein Freilegen der Oberflache des dritten Gatestapels GS3 und der aus der Siliziumoxid- schicht 70 bestehenden Peripherie entsprechend der Große des Fensters Fl . Hierzu werden der ARC-Lack AR und die Silizium- oxidschicht 70 durch einen geeigneten Atzprozeß, beispiels- weise ein reaktives lonenatzen, abgetragen. Im Anschluß daran werden die Reste der Maske Ml und der ARC-Lack AR entfernt, so daß die Siliziumoxidschicht 70 eine Maske für eine anschließende Atzung des dritten Gatestapels GS3 bildet. Durch diese anschließende Atzung, beispielsweise durch naßchemi- sches Atzen mit heißer Phosphorsaure, wird d e Oberflache des dritten Gatestapels GS3 selektiv zum Siliziumoxid entfernt und die Silizidschicht 20 des dritten Gatestapels GS3 an der Oberseite freigelegt. Dieses Prozeßstadium ist in Fig. le gezeigt. Diese Silizidschicht 20 soll der entsprechende Kontakt CG elektrisch kontaktieren. Die Atzzeit muß derart bemessen sein, daß noch Teile des Seitenwandspacers 40 stehenbleiben.
Im nächsten Verfahrensschritt wird ein weiteres Zwischenoxid, z.B. eine TEOS-Schicht 80, auf der resultierenden Struktur abgeschieden, was zum in Fig. lf gezeigten Prozeßstadium fuhrt .
Nunmehr werden die Siliziumoxidschichten 70 und 80 derart planaπsiert, daß die Oberseite der Gatestapel GSl, GS2 frei- gelegt wird. Dieses Planarisieren erfolgt ebenfalls zweckma- ßigerweise mittels eines chemisch-mechanischen Polierprozes- ses. Die resultierende Struktur hat eine im wesentlichen ebene Oberflache, wie in Fig. lg gezeigt.
Anschließend wird ein weiteres Zwischenoxid (z.B. TEOS) , das mit Bezugszeichen 90 bezeichnet ist, auf der resultierenden Struktur abgeschieden. Dieses Zwischenoxid dient als Ab- Standshalter vom Substrat zur Metallisierung M2, um kapazitive Kopplungen gering zu halten.
Auf dem Zwischenoxid 90 wird dann eine Hartmaske, beispiels- weise aus Polysilizium, abgeschieden und diese in üblicher Weise photolithographisch strukturiert.
Der resultierende Zustand ist in Fig. lh gezeigt, wobei F2a, F2b, F2c jeweilige Offnungen in der Hartmaske M2 bezeichnen.
D e erste Öffnung F2a liegt oberhalb der freigelegten Oberseite des Gateanschlusses 20 des dritten Gatestapels GS3. Die zweite Öffnung F2b liegt oberhalb des Substrats 1 zwischen dem dritten und dem zweiten Gatestapel GS3 und GS2. Die drit- te Öffnung F2c liegt oberhalb des aktiven Bereichs 60 und u- berlappt den ersten und zweiten Gatestapel GSl, GS2 teilweise.
Mit Bezug auf Fig. li werden nun die Kontaktlocher KB, KS, KG für die Kontakte CB, CS bzw. CG reaktiv geatzt. Zweckmäßig dabei ist, daß alle verschiedenen Kontaktlochtypen KB, KS, KG gleichzeitig strukturiert werden können. Dabei wird ein Atzverfahren verwendet, das anisotrop die Zwischenoxide selektiv zum Siliziumnitrid, Siliziumoxinitrid bzw. Gatematerial und dem Polysilizium atzt. Dadurch wird gewährleistet, daß die beiden tiefen Kontaktlocher KB, KS bis zur Lmerschicht 50 durchgeatzt werden und das weniger tiefe Kontaktloch KG bis zum Gateanschluß 20 durchgeatzt wird.
Mit Bezug auf Fig. lj wird anschließend noch in einem separaten Atzschritt die Lmerschicht 50 durchgeatzt, so daß nunmehr in einem spateren Verfahrensschritt e n elektrischer Kontakt zwischen der Metallisierungsebene und den am Kontaktlochboden vorliegenden Strukturen hergestellt werden kann.
Die letztlich resultierende Struktur ist in Fig. lj dargestellt. Im Anschluß an das in Fig. lj gezeigte Verfahrenssta- dium wird die Metallisierungsebene in bekannter Verfahrensweise aufgebracht und strukturiert.
Obwohl die vorliegende Erfindung vorstehend anhand eines be- vorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere ist die Auswahl der Schichtmaterialien nur bei- spielhaft und kann in vielerlei Art variiert werden.
Selbstverständlich ist anstatt der erwähnten Hartmaske auf dem Zwischenoxid ebenfalls die Ausbildung einer geeigneten Photolackmaske prinzipiell denkbar. Allerdings senkt man durch die Einführung der Hartmaske das Aspektverhältnis bei der anschließenden Kontaktlochätzung im Vergleich dazu, daß man die Kontaktlöcher durch dicken Photolack hindurch ätzen muß .
Bezugs zeichenliste
1 Substrat
GSl, GS2, GS3 Gatestapel
60 aktives Gebiet (Source, Drain)
10 Polysilizium mit darunterliegendem
Gateoxid
20 Silizid
30 Siliziumnitrid
40 Siliziumnitrid-Seitenwandspacer
50 Liner aus Siliziumnitrid bzw. Siliziu- moxinitrid
70 erstes Siliziumoxid
80 zweites Siliziumoxid
90 drittes Siliziumoxid
CB, CD, CG Stelle für Bitleitungs-, Substrat- und
Wortleitungskontakt
KB, KS, KG Kontaktloch für Bitleitungs-, Substrat- und Wortleitungskontakt
Fl, F2a, F2b, F2c Öffnung
Ml, M2 Masken
IS Isolationsschicht
F Polysiliziumfüllung
M Metallebene
OT Overlaytoleranz
JS Justierschwankung

Claims

Patentansprüche
1. Herstellungsverfahren für eine integrierte Schaltung mit den Schritten:
Bereitstellen eines Substrats (1) mit mindestens einem ersten, zweiten und dritten auf der Substratoberflache vorgesehenen, ungefähr gleich hohen Gatestapel (GSl, GS2, GS3), wobei ein gemeinsamer aktiver Bereich (60) an der Substratober- fläche im Substrat (1) zwischen dem ersten und zweiten Gatestapel (GSl, GS2) vorgesehen ist;
Vorsehen einer ersten Isolationsschicht (70) zum überdeckenden Einbetten des ersten, zweiten und dritten Gatestapels (GSl, GS2, GS3);
Freilegen der Oberseite eines Gateanschlusses (20) des dritten Gatestapels (GS3) ;
Vorsehen einer zweiten Isolationsschicht (80) zum Überdecken der Oberseite eines Gateanschlusses (20);
Vorsehen einer Maske (M2) auf der resultierenden Struktur, welche eine erste Öffnung (F2a) oberhalb der freigelegten 0- berseite des Gateanschlusses (20) des dritten Gatestapels
(GS3) , eine zweite Öffnung (F2b) oberhalb des Substrats (1) zwischen dem dritten und dem zweiten Gatestapel (GS3, GS2) und eine dritte Öffnung (F2c) oberhalb des gemeinsamen aktiven Bereichs (60) aufweist, die den ersten und des zweiten Gatestapel (GSl, GS2) teilweise überlappt; und
gleichzeitiges Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) durch einen Ätzprozeß unter Verwendung der Maske (M2), wobei das erste Kontaktloch (KB) den gemein- samen aktiven Bereich (60) an der Substratoberfläche zwischen dem ersten und zweiten Gatestapel (GSl, GS2), das zweite Kontaktloch (KS) die Substratoberfläche zwischen dem zweiten und dritten Gatestapel (GS2, GS2) und das dritte Kontaktloch (KG) die Oberseite des Gateanschlusses (20) des dritten Gatestapels (GS3) freilegt.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Freilegen der Oberseite eines Gateanschlusses (20) des dritten Gatestapels (GS3) durch die folgenden Schritte erfolgt :
Vorsehen einer weiteren Maske (Ml) auf der ersten Isolationsschicht (70), welche eine vierte Öffnung (Fl) oberhalb des dritten Gatestapels (GS3) aufweist;
Freilegen der Oberseite des dritten Gatestapels (GS3) durch einen Ätzprozeß unter Verwendung der weiteren Maske (Ml) ;
Entfernen der ersten Maske (Ml);
selektives Ätzen des dritten Gatestapels (GS3) , bis die der Oberseite des Gateanschlusses (20) freigelegt ist.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die erste und zweite Isolationsschicht (70, 80) planari- siert werden, bis die Oberseiten des ersten und zweiten Gatestapels (GSl, GS2) freigelegt sind.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß unter der Maske (M2) eine dritte Isolationsschicht (90) vorgesehen wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Maske (M2) eine Hartmaske ist.
6. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) anisotrop die Isolationsschichten (70, 80, 90) selektiv zum freiliegenden Material der Gatestapel (GSl, GS2, GS3) atzt.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß auf dem Substrat (1) mit den Gatestapeln (GSl, GS2, GS3) eine Linerschicht (50) als Atzstopp für den der Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) vorgesehen wird und nach dem Atzprozeß zum gleichzeitigen Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) in einem separaten Ätzprozeß entfernt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Offnungen (F2a, F2b, F2c) mit einem sich nach unten verjungenden Taper versehen werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß durch das zweite Kontaktloch (KS) einen weiteren aktiven Bereich an der Substratoberflache im Substrat (1) freigelegt wird.
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