DE19834917A1 - Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen - Google Patents

Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen

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Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterbauelementen und insbesondere ein Verfahren zum Bilden von Durchgängen in Halbleiterbauelementen unter Verwendung von selbstausrichtenden metallischen Säulen.
Integrierte Schaltungen verwenden als Mittel zum Reduzieren der Layout-Fläche, die für die zehn- oder hunderttausend Halbleiterbauelemente erforderlich ist, welche typischerweise eine integrierte Schaltung bilden, die Mehr­ ebenen-Metallverdrahtung. Diese Verringerung der Layout-Fläche ist möglich, weil die zwei oder mehr Metallschichten, die in Anordnungen mit mehreren Metallebenen verwendet werden, durch dielektrische Schichten getrennt sind, die ermöglichen, daß sich die getrennten Metallschichten ohne elektrischen Kurzschluß kreuzen. Beabsichtigte Verbindungen zwischen durch ein Dielektrikum getrennten Metallschichten werden erzeugt, indem im Dielektrikum kleine Öffnungen gebildet werden und die Öffnungen mit einem leitenden Material wie etwa Aluminium gefüllt werden. Diese Verbindungen, die gewöhnlich zwischen aufeinanderfolgenden Metallschichten hergestellt werden, werden Durchgänge genannt.
Da die Geometrien von Halbleiterbauelementen fortgesetzt in den Submikrometerbereich schrumpfen, wird es zunehmend schwieriger, während der Bildung der Mehrebenen-Metallverdrahtung planare Metall- und Dielektrikum-Ober­ flächen aufrechtzuerhalten. Diese fehlende Planarität kann mehrere verschiedene Probleme hervorrufen. Falls beispielsweise die zugrundeliegende Topographie, die mit einer Photoresistschicht beschichtet ist, aprupte Stufen enthält, ist die Dicke der Photoresistschicht aufgrund der Planarität nicht gleichmäßig. Dies kann beispielsweise der Fall sein, wenn das Photoresist so aufgebracht wird, daß es über Strukturen liegt, die in einem Halbleiterprozeß früher ausgebildet worden sind und von der Oberfläche eines Wafers vorstehen. Das Photoresist kann über einer solchen Topographie nicht mit gleichmäßiger Dicke aufgebracht werden. Diese ungleichmäßige Dicke kann in manchen Bereichen der bemusterten Photoresistschicht für den Schutz der zugrundeliegenden Merkmale während eines späteren Ätzschrittes unzureichend sein, während sie in anderen Bereichen übermäßig groß sein kann, so daß aufgrund von Brennweitentiefenbeschränkungen der Photolithographie in Submikrometer-Dimensionen nicht die gesamte Dicke der Photoresistschicht exponiert werden kann. Außerdem fördert eine geringe Planarität der Metall- und Dielektrikumschichten eine schlechte Metallstufenabdeckung, wodurch der Metall-Schicht­ widerstand, die Empfindlichkeit für einen Strombeanspruchungsausfall, Elektrowanderungsprobleme und die Wahrscheinlichkeit elektrischer Unterbrechungen zunehmen. Weiterhin erhöht eine geringe Planarität in den darunter liegenden Metall- oder Dielektrikumschichten, die in einem Halbleiterbauelementprozeß vorher ausgebildet wurden, die Schwierigkeit der Schaffung einer Planarität in darüber liegenden Metall- oder Dielektrikumschichten, die in diesem Prozeß später gebildet werden.
Eine weitere Schwierigkeit, die mit der Bildung von Durchgängen für eine Mehrebenen-Metallverdrahtung in Submikrometer-Halbleiterbauelementen in Zusammenhang steht, ist die Ausrichtung der oberen und unteren Metallschichten auf eine Öffnung, die in einem Dielektrikum für einen Durchgang gebildet wird. Diese Ausrichtung ist wegen des geringen Abstands zwischen den Strukturen in Submikrometerbauelementen und wegen der verringerten verfügbaren Toleranz für Ausrichtungsfehler schwierig. Eine Fehlausrichtung eines Durchgangs relativ zu damit verbundenen oberen und unteren Metallschichten kann zu einer verringerten Ausbeute an Vorrichtungen, zu einem erhöhten Widerstand des Durchgangs und zu einer geringen metallischen Abdeckung im Durchgang führen. Beispielsweise hat in einem Standarddurchgang eine Fehlausrichtung des Durchgangs relativ zur unteren Metallschicht eine Überätzung in das unter der unteren Metallschicht liegende Dielektrikum zur Folge, wodurch das Seitenverhältnis der Durchgangsöffnung erhöht und eine ausreichende Stufenabdeckung verhindert wird, wenn der Durchgang später mit Metall gefüllt wird; das Ergebnis ist eine geringe Kontaktgrenzfläche im Durchgang und ein erhöhter Widerstand des Durchgangs. Eine Fehlausrichtung der oberen Metallschicht relativ zu einem Durchgang hat eine Überätzung oder Einkerbung der unteren Metallschicht zur Folge; die eingekerbte untere Metallschicht zeigt dann eine erhöhte Stromdichte und neigt daher eher zu Fehlern aufgrund einer Elektrowanderung oder einer Strombeanspruchung.
In vielen Halbleiterbauelementen sind die Layout-Abmessungen von oberen und unteren Metallschichten, die mit Durchgängen verbunden sind, in der Nähe des Durchgangs erweitert, um einen Layout-Rahmen oder -Kopf um den Durchgang zu bilden. Dies ist als Durchgangsumrahmung bekannt, wobei der Rahmen einen weiteren Ausrichtungsspielraum schafft, so daß, falls eine teilweise Fehlausrichtung einer oberen und einer unteren Metallschicht relativ zum beabsichtigten Ort des Durchgangs auftritt, der tatsächlich ausgebildete Durchgang noch immer über einem Abschnitt einer unteren Metallschicht oder unter einem Abschnitt einer oberen Metallschicht liegt. Eine nachteilige Wirkung der Verwendung von umrahmten Durchgängen in einem Halbleiterbauelement-Layout ist, daß die Packungsdichte wesentlich reduziert wird (oder die Layout-Fläche wesentlich erhöht wird).
Eine dritte Schwierigkeit im Zusammenhang mit der Bildung von Durchgängen für eine Mehrebenen-Metallverdrahtung in Submikrometer-Halb­ leiterbauelementen ist der Kontaktwiderstand der Durchgänge, der durch die Bildung von Polymerresten während des Ätzens der Durchgänge hervorgerufen wird. Diese Reste werden typischerweise während der Plasmaätzung gebildet und können den Boden des Durchgangs verunreinigen, wodurch ein geringer metallurgischer Kontakt zwischen der unteren Metallschicht und dem Metall im Durchgang hervorgerufen wird.
Aufgabe der Erfindung ist es, ein Verfahren zum Bilden eines Durchganges in Halbleiterbauelementen zu schaffen, bei dem die Oberflächenplanarität von gebildeten Metall- und Dielektrikumschichten verbessert wird.
Diese Aufgabe wird entsprechend den Merkmalen des Anspruchs 1 gelöst.
Das erfindungsgemäße Verfahren zum Bilden eines Durchganges in einem Halbleiterbauelement verwendet eine selbstausrichtende metallische Säule, um durch ein Dielektrikum getrennte Metallschichten zu verbinden. Auf einem Halbleitersubstrat wird eine erste leitende Schicht gebildet, woraufhin auf der ersten leitenden Schicht eine zweite leitende Schicht gebildet wird und auf der zweiten leitenden Schicht eine dritte leitende Schicht gebildet wird. Die drei leitenden Schichten werden anschließend bemustert und geätzt, wodurch ein bemusterter Abschnitt der ersten, der zweiten und der dritten leitenden Schicht gebildet wird. Dann wird ein erstes Dielektrikum aufgebracht, das die Spalte zwischen dem bemusterten Abschnitt der ersten, der zweiten und der dritten lei­ tenden Schicht füllt und über dem exponierten Abschnitt des Halbleitersubstrats liegt. Der Wafer wird anschließend unter Verwendung eines chemisch- mechanischen Polierprozesses (CMP-Prozeß) planarisiert, wobei der bemusterte Abschnitt der dritten leitenden Schicht exponiert bleibt.
Dann wird der Wafer bemustert und wird die dritte leitende Schicht unter Verwendung der zweiten leitenden Schicht als Ätzsperre geätzt, wodurch eine Säule gebildet wird, wobei die Ätzchemikalie die dritte leitende Schicht ätzt und mit der zweiten leitenden Schicht im wesentlichen nicht reagiert.
Dann wird eine zweite dielektrische Schicht aufgebracht, um die durch die Bemusterung und die Ätzung der dritten leitenden Schicht erzeugten Spalte im wesentlichen zu füllen.
Bei einem Verfahren werden Probleme im Zusammenhang mit einer Fehlausrichtung des Durchgangs reduziert. Außerdem werden Kontaktwiderstandsprobleme im Zusammenhang mit Polymerresten reduziert und die damit verbundenen Herstellungskosten absenkt.
Mit dem Verfahren können außerdem die Bauelementausbeute und -zuverlässigkeit, die Stufenabdeckung und der Kontaktwiderstand verbessert werden.
Ein CMP-Prozeß kann dazu verwendet werden, den Wafer zu planarisieren und die Oberseite der Säule zu exponieren. Dann kann auf dem Wafer eine vierte leitende Schicht gebildet werden, die über der exponierten Oberseite der Säule liegt.
Weitere Merkmale der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.
Fig. 1-6 zeigen Prozeßschritte gemäß einer Ausführungsform der Erfin­ dung anhand von Querschnittsansichten; und
Fig. 7 zeigt eine Querschnittsansicht eines Dreischichtmetal­ lisierungsprozesses, der die Vorteile der Selbstausrichtung verdeutlicht.
Die Fig. 1 bis 6 zeigen anhand von Querschnittsansichten ein Verfahren zum Bilden einer selbstausrichtenden Aluminiumsäule, die als Durchgang für die Verbindung einer oberen und einer unteren Schicht einer Mehrebenen-Metall­ verdrahtung in einem zwei Metallebenen verwendenden Halbleiterbauelement gemäß einer besonderen Ausführungsform der Erfindung verwendet wird. In diesem Verfahren wird auf einem Halbleitersubstrat 10 eine erste Oxidschicht 11 aufgebracht, woraufhin eine erste Aluminiumschicht 12 auf die erste Oxidschicht 11 aufgebracht wird. Dann wird auf die erste Aluminiumschicht 12 eine Titannitridschicht 13 aufgebracht. Schließlich wird auf die Titannitridschicht 13 eine zweite Aluminiumschicht 14 aufgebracht. Der Stapel aus der ersten Aluminiumschicht 12, der Titannitridschicht 13 und der zweiten Aluminiumschicht 14 wird bemustert und geätzt, wodurch wie gewünscht ein erster Aluminiumabschnitt 25, ein Titannitridabschnitt 26 und ein zweiter Aluminiumabschnitt 27 für die erste Ebene einer Mehrebenen-Metallverdrahtung in der ersten Aluminiumschicht 12 zurückbleibt. Dann wird auf die exponierte erste Oxidschicht 11 eine zweite Oxidschicht 28 aufgebracht, wodurch die Spalte zwischen den Stapeln aus dem ersten Aluminiumabschnitt 25, dem Titannitridabschnitt 26 und dem zweiten Aluminiumabschnitt 27 gefüllt werden. Anschließend wird der Wafer durch einen chemisch-mechanischen Polierprozeß (CMP-Prozeß) behandelt, um ihn zu planarisieren und um die Oberseite des zweiten Aluminiumabschnitts 27 zu exponieren. Dann wird der zweite Aluminiumabschnitt 27 bemustert und unter Verwendung des Titannitridabschnitts 26 als Ätzsperre geätzt, um eine Säule 31 zu bilden. Daraufhin wird auf den Wafer eine dritte Oxidschicht 32 aufgebracht, wobei die durch das Ätzen des zweiten Aluminiumabschnitts 27 erzeugten Spalte gefüllt werden. Der Wafer wird anschließend durch den CMP-Prozeß behandelt, um ihn zu planarisieren und um die Oberseite der Säule 31 zu exponieren.
Anschließend wird auf der zweiten Oxidschicht 28 und auf der dritten Oxidschicht 32 eine dritte Aluminiumschicht 33 aufgebracht, die mit der oberen Fläche der Säule 31 in Kontakt ist, wodurch zwei Ebenen einer Mehr­ ebenen-Metallverdrahtung in einem Halbleiterbauelement miteinander verbunden sind. In dem erfindungsgemäßen Verfahren ist es nicht erforderlich, daß die gebildete Säule durch die eine und/oder die andere der Metallschichten umrahmt ist.
Wie in Fig. 1 gezeigt ist, wird über einem Siliciumsubstrat 10 eine erste Oxidschicht 11 gebildet. Obwohl gezeigt ist, daß auf dem Substrat 10 nur die erste Oxidschicht 11 ausgebildet ist, können zahlreiche Strukturen wie etwa Feldoxidbereiche, Polysiliciumbereiche, Metallbereiche und aktive Bauelementbereiche unter der ersten Oxidschicht 11 liegen. Diese darunter liegenden Strukturen beeinflussen die Ausführung der Erfindung nicht direkt, da die erste Oxidschicht 11 unter Verwendung eines Rückätzverfahrens, eines Verfahrens zum Aufschleudern auf Glas (SOG-Verfahren), eines Rückfluß­ verfahrens, eines CMP-Prozesses oder dergleichen planarisiert wird, bevor darauf die darüber liegenden Schichten gebildet werden. Beispielsweise kann eine erste Oxidschicht 11 bekanntermaßen eine aufgebrachte BPSG-Schicht sein, die durch eine Rückätzung mit einem Photoresist planarisiert wird. Als nächstes wird in dem Prozeß auf die erste Oxidschicht 11 eine erste Aluminiumschicht 12 aufgebracht, woraufhin auf der ersten Aluminiumschicht 12 eine Titannitridschicht 13 aufgebracht wird und auf der Titannitridschicht 13 eine zweite Aluminiumschicht 14 aufgebracht wird. Auf der Oberfläche der zweiten Aluminiumschicht 14 wird eine Photoresistschicht 23 aufgebracht.
Wie in Fig. 2 gezeigt ist, ist eine Photoresistschicht 23 unter Verwendung einer herkömmlichen Photolithographie bemustert worden, wodurch ein Photoresistabschnitt 24 zurückbleibt. Die erste Aluminiumschicht 12 und die zweite Aluminiumschicht 14 sind unter Verwendung einer Chemikalie auf Chlorbasis wie etwa Cl2, BCl3 oder HCl anisotrop geätzt worden, während die Titannitridschicht 13 unter Verwendung einer Chemikalie auf Fluorbasis wie etwa SF6, CF4 oder NF3 und unter Verwendung des Photoresistabschnitts 24 als Ätzmaske geätzt worden ist, wodurch ein Stapel aus dem ersten Aluminiumabschnitt 25, aus dem darauf befindlichen Titannitridabschnitt 26 und aus dem darauf befindlichen zweiten Aluminiumabschnitt 27 zurückbleibt. Das in den ersten Aluminiumabschnitt 25 geätzte Muster ist das für die erste Schicht der Mehrebenen-Metallverdrahtung gewünschte Muster. Nach diesem Ätzschritt sind Bereiche der ersten Oxidschicht 11, die nicht vom ersten Aluminiumabschnitt 25 bedeckt sind, exponiert.
Da der Photoresistabschnitt 24 während der Ätzung der ersten Aluminiumschicht 12 und der zweiten Aluminiumschicht 14 sowie der Titannitridschicht 13 unverändert bleiben muß, kann es in anderen Ausführungsformen der Erfindung wünschenswert sein, eine herkömmliche harte Maske zu verwenden, um den Photoresistabschnitt 24 während dieses Ätzprozesses, wie im Stand der Technik bekannt, zu verstärken.
Wie in Fig. 3 gezeigt ist, wird auf der ersten Oxidschicht 11 die zweite Oxidschicht 28 aufgebracht, wobei die Spalte zwischen den gestapelten, bemusterten Abschnitten der ersten Aluminiumschicht 25, der zweiten Aluminiumschicht 27 und der Titannitridschicht 26 unter Verwendung einer Oxidaufbringung (SOG-Prozeß) im hochdichten Plasma (HDP) gefüllt werden. Anschließend wird die zweite Oxidschicht 28 durch einen CMP-Prozeß behandelt, um ihre Oberfläche zu planarisieren und die Oberseite der gestapelten, bemusterten Abschnitte der ersten Aluminiumschicht 25, der zweiten Aluminiumschicht 27 und der Titannitridschicht 26 zu exponieren. Auf die Oberfläche des planarisierten zweiten Aluminiumabschnitts 27 und der zweiten Oxidschicht 28 wird eine Photoresistschicht 29 aufgebracht.
Wie in Fig. 4 gezeigt ist, ist die Photoresistschicht 29 unter Verwendung einer herkömmlichen Photolithographie bemustert worden, wodurch ein Photoresistabschnitt 30 zurückbleibt. Der zweite Aluminiumabschnitt 27 ist unter Verwendung einer Chemikalie auf Chlorbasis wie etwa Cl2, BCl3 oder HCl anisotrop geätzt worden, wodurch ein zweiter Aluminiumabschnitt 31 in Form einer Säule zurückbleibt. Die Ätzchemikalie, die zum Ätzen des zweiten Aluminiumabschnitts 27 verwendet wird, reagiert mit dem Titannitridabschnitt 26 im wesentlichen nicht, weshalb der Titannitridabschnitt 26 während dieser Ätzung als Ätzsperre wirkt. Nach dem Ätzen des zweiten Aluminiumabschnitts 27 sind die oberen Flächen des Titannitridabschnitts 26, die nicht von dem säulenförmigen zweiten Aluminiumabschnitt 31 bedeckt sind, exponiert. Somit ist gemäß der Erfindung eine selbstausrichtende Aluminiumsäule ausgebildet worden, die eine erste Ebene einer Mehrebenen-Metallverdrahtung mit einer im Prozeß später gebildeten zweiten Ebene der Mehrebenen-Metallverdrahtung verbindet. Die gebildete Aluminiumsäule haftet an der darunter liegenden Titannitridschicht gut, ohne daß in der Säule eine Beanspruchung hervorgerufen wird, so daß Probleme in Verbindung mit einer Säulenverformung oder einem Abblättern vermieden werden.
Einige Bereiche der oberen Fläche des Titannitridabschnitts 26 werden exponiert, nachdem die darüber liegenden Bereiche des zweiten Aluminiumabschnitts 27, die durch den Photoresistabschnitt 30 nicht geschützt sind, während des Ätzens entfernt worden sind. Obwohl die verwendete Ätzchemikalie mit Titannitrid im wesentlichen nicht reagiert, wird ein Teil des Titannitridabschnitts 26 allmählich entfernt, nachdem in dieser Weise seine obere Fläche exponiert worden ist. Daher muß der Titannitridabschnitt 26 ausreichend dick sein, um den darunter liegenden ersten Aluminiumabschnitt 25 zu schützen, bis die Bereiche des zweiten Aluminiumabschnitts 27 vollständig weggeätzt sind. Beispielsweise beträgt das Selektionsverhältnis für Aluminium relativ zu Titannitrid ungefähr 10 : 1. Daher muß die Dicke des Titannitridabschnitts 26 ungefähr ein Zehntel oder mehr der Dicke der Überätzung des zweiten Aluminiumabschnitts 27 betragen, um den ersten Aluminiumabschnitt 25 während der Ätzung zu schützen.
Wie in Fig. 5 gezeigt ist, wird auf den exponierten Titannitridabschnitt 26 die dritte Oxidschicht 32 aufgebracht, wobei die Spalte, die sich aus der Bildung des säulenförmigen zweiten Aluminiumabschnitts 31 ergeben, unter Verwendung einer HDP-Oxidaufbringung oder eines SOG-Prozesses gefüllt werden. Die dritte Oxidschicht 32 wird anschließend unter Verwendung eines CMP-Prozesses planarisiert, um die Oberseite des säulenförmigen zweiten Aluminiumabschnitts 31 zu exponieren.
Wie in Fig. 6 gezeigt ist, wird auf die dritte Oxidschicht 32 und auf die exponierten Flächen des säulenförmigen zweiten Aluminiumabschnitts 31 eine dritte Aluminiumschicht aufgebracht, um einen elektrischen Kontakt herzustellen. Dann wird die dritte Aluminiumschicht unter Verwendung eines Photoresists bemustert, um einen dritten Aluminiumabschnitt 34 zu bilden. Da die darunter liegende dritte Oxidschicht 32 planarisiert worden ist und nur ein relativ dünner Abschnitt des säulenförmigen zweiten Aluminiumabschnitts 31 über die Oberfläche der dritten Oxidschicht 32 vorsteht, wird die dritte Aluminiumschicht mit im wesentlichen gleichmäßiger Dicke, Überdeckung und Oberflächenplanarität aufgebracht. Auf den exponierten Bereichen der dritten Oxidschicht 32 und des dritten Aluminiumabschnitts 34 wird eine Passivierungsschicht 35 ausgebildet.
Es wird darauf hingewiesen, daß sämtliche Schichten aus Metall, Photoresist und Dielektrikum, die bei der Ausführung der Erfindung aufgebracht werden, auf im wesentlichen planare darunter liegende Oberflächen oder in einem Planarisierungsschritt zurückgeätzte Oberflächen aufgebracht werden können, so daß die Herstellbarkeit und die Zuverlässigkeit der gebildeten Halbleiterbauelemente verbessert werden. Es ist deutlich, daß die Aufrechterhaltung der Planarisierung während der Bildung der Mehrebenen-Metall­ verdrahtung für die erfolgreiche Herstellung von Submikrometer-Halb­ leiterbauelementen kritisch ist.
Fig. 7 zeigt im Querschnitt ein Halbleiterbauelement, das eine Dreiebenen-Metall­ verdrahtung und zwei selbstausrichtende Aluminiumsäulen als Durchgänge verwendet, die in einer weiteren Ausführungsform der Erfindung gebildet werden. Der erste und der zweite Durchgang sind im wesentlichen durch das gleiche Verfahren wie oben in Verbindung mit den Fig. 1 bis 5 beschrieben gebildet worden.
In der in Fig. 7 gezeigten Ausführungsform wird auf ein Halbleitersubstrat 50 eine erste Oxidschicht 51 aufgebracht. Ein erster Aluminiumabschnitt 52, ein erster Titannitridabschnitt 53 und ein zweiter Aluminiumabschnitt werden wie in der vorangehenden Ausführungsform beschrieben ausgebildet. Auf der ersten Oxidschicht 51 liegt der erste Aluminiumabschnitt 52, auf dem wiederum der erste Titannitridabschnitt 53 liegt, auf dem seinerseits der zweite Aluminiumabschnitt liegt. Auf die exponierten Bereiche der ersten Oxidschicht 51 wird eine zweite Oxidschicht 55 aufgebracht. Die zweite Oxidschicht 55 wird anschließend unter Verwendung einer Rückätzung oder eines ähnlichen Prozesses planarisiert. Der zweite Aluminiumabschnitt wird bemustert, um eine erste Säule 56 zu bilden, die über dem bemusterten ersten Titannitridabschnitt 53 liegt. Die erste Säule 56 wird in der fertiggestellten Vorrichtung als Durchgang verwendet. Der erste Aluminiumabschnitt 52 wird bemustert, um während derselben Ätzung, die den ersten Titannitridabschnitt 53 und den zweiten Aluminiumabschnitt bildet, eine erste Ebene der Mehrebenen-Metallverdrahtung zu bilden. Auf die exponierten Bereiche der ersten Titannitridschicht 53 wird eine dritte Oxidschicht 57 aufgebracht, wobei die Spalte, die durch Ätzen des zweiten Aluminiumabschnitts für die Bildung der ersten Säule 56 erzeugt werden, gefüllt werden. Dann wird die dritte Oxidschicht 57 unter Verwendung eines CMP-Prozesses planarisiert, wodurch die Oberseite der ersten Säule 56 exponiert wird.
Die Bildung des zweiten Durchgangs beginnt nach der Planarisierung der dritten Oxidschicht 57, wobei das in den Fig. 1 bis 6 gezeigte Verfahren gemäß der Erfindung wiederholt wird. Die dritte Oxidschicht 57 wird planarisiert und ergibt eine geeignete Oberfläche für die Bildung eines zweiten Durchgangs durch dieses Verfahren. Um die Bildung des zweiten Durchgangs zu beginnen, werden auf einer dritten Oxidschicht 57 ein dritter Aluminiumabschnitt 58, ein zweiter Titannitridabschnitt 59 und ein vierter Aluminiumabschnitt unter Verwendung des in den Fig. 1 bis 6 gezeigten Verfahrens gebildet, wobei ein Kontakt mit der Oberseite der exponierten Bereiche der ersten Säule 56 hergestellt wird. Der dritte Aluminiumabschnitt 58 liegt auf der dritten Oxidschicht 57, der zweite Titannitridabschnitt 59 liegt auf dem dritten Aluminiumabschnitt und der vierte Aluminiumabschnitt liegt auf dem zweiten Titannitridabschnitt 59. Auf die exponierten Bereiche des dritten Oxids 57 wird eine vierte Oxidschicht 61 aufgebracht. Die vierte Oxidschicht 61 wird anschließend unter Verwendung einer Rückätzung oder eines ähnlichen Prozesses planarisiert. Der vierte Aluminium­ abschnitt wird bemustert, um eine zweite Säule 62 zu bilden, die über dem bemusterten zweiten Titannitridabschnitt 59 liegt. Die zweite Säule 62 wird als Durchgang in der fertiggestellten Vorrichtung verwendet. Der dritte Aluminiumabschnitt 58 wird bemustert, um während derselben Ätzung, mit der der zweite Titannitridabschnitt 59 und der vierte Aluminiumabschnitt gebildet werden, eine zweite Ebene der Mehrebenen-Metallverdrahtung zu bilden. Auf die expo­ nierten Bereiche der zweiten Titannitridschicht 59 wird eine fünfte Oxidschicht 63 aufgebracht, wobei die Spalte, die durch die Ätzung des vierten Aluminiumabschnitts für die Bildung der zweiten Säule 62 erzeugt werden, gefüllt werden. Dann wird die fünfte Oxidschicht 63 unter Verwendung eines CMP-Prozesses planarisiert, wobei die Oberseite der zweiten Säule 62 exponiert wird.
Anschließend wird auf der fünften Oxidschicht 63 und den exponierten Bereichen der zweiten Säule 62 ein fünfter Aluminiumabschnitt 64 ausgebildet, um einen elektrischen Kontakt herzustellen. Der fünfte Aluminiumabschnitt 64 dient als dritte Ebene der Mehrebenen-Metallverdrahtung in dem Halbleiterbauelement, wobei über den exponierten Bereichen der fünften Oxidschicht 63 und des fünften Aluminiumabschnitts 64 eine Passivierungsschicht 65 gebildet wird. Somit werden in dieser Ausführungsform in einem Halbleiterbauelement mit einer Dreiebenen-Metallverdrahtung zwei Durchgänge gebildet. Im ersten Durchgang wird die erste Säule 56 ohne irgendeine Umrahmung durch die Abschnitte 52 oder 53 gebildet; die horizontale Abmessung der ersten Säule 56 ist gleich der horizontalen Abmessung der Abschnitte 52 und 53. Im zweiten Durchgang wird eine zweite Säule 62 ohne irgendeine Umrahmung durch die Abschnitte 58 oder 59 gebildet; die horizontale Abmessung der zweiten Säule 62 ist gleich der horizontalen Abmessung der 58 und 59. Weiterhin wird die zweite Säule 62 durch den fünften Aluminiumabschnitt 64 nicht umrahmt. Es ist möglich, mit der Erfindung Durchgänge zu bilden, die weder durch die obere noch durch die untere Metallschicht umrahmt sind. Dies könnte für die Verwendung in einem Halbleiterbauelement vorteilhaft sein, das ein enges Layout erfordert, weil die durch die Verwendung von Durchgängen, die weder durch die obere noch durch die untere Metallschicht umrahmt sind, die Bauelementpackungsdichte wesentlich erhöht werden kann.
Obwohl Ausführungsformen der Erfindung für Halbleiterbauelemente mit zwei bzw. mit drei Metallebenen gezeigt worden sind, kann die Erfindung auch in einem Halbleiterbauelement mit irgendeiner Anzahl von Ebenen einer Mehrebenen-Metallverdrahtung ausgeführt werden, wobei jede solche Ausführungsform als zum Umfang der Erfindung gehörig angesehen wird. Für die in anderen Ausführungsformen verwendeten dielektrischen Schichten könnten Niedertemperaturoxide oder -nitride wie etwa Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), mit Plasma angereichertes Oxid (PEO), mit Plasma angereichertes Nitrid (PEN) oder Niedrig-K-Dielektrika in irgendeiner Anzahl verwendet werden. In anderen Ausführungsformen könnten einige oder sämtliche der Metallschichten, die für die Ausführung der Erfindung verwendet wurden, aus anderen Metallen bestehen. Beispielsweise könnten die Säulen aus Aluminium gebildet sein, könnte das Ätzsperrenmetall an der Grundfläche der Säule aus Wolfram gebildet sein und könnten die Schichten der Mehrebenen-Metallverdrahtung aus einer Titan- oder Titan-Wolfram-Legierung gebildet sein. In anderen Teilen des gebildeten Halbleiterbauelements könnten Aluminium, Wolfram, Titan, Titannitrid, Tantal, Tantalnitrid oder Kombinationen hiervon verwendet werden. Es gibt viele Kombinationen aus Metallen, die sämtlich in den Umfang der Erfindung fallen. Die Ausführung der Erfindung erfordert lediglich, daß an der Grundfläche des säulenförmigen Durchgangs eine leitende Metallschicht, die als Ätzsperre für eine darüber liegende Schicht wirkt, ausgebildet ist.
Ein wichtiger Vorteil der Erfindung ist die Selbstausrichtung des gebildeten Durchgangs in bezug auf das darunter liegende Metall. Der Durchgang der Erfindung wird durch Aufbringen einer Metallschicht, Entfernen des umgebenden, nicht durch ein Photoresist geschützten Metalls für die Bildung einer metallischen Säule und dann durch Aufbringen eines Dielektrikums um diese gebildete Säule gebildet. Andererseits wird in einem Standardprozeß zur Bildung eines Durchgangs in einer dielektrischen Schicht eine Öffnung gebildet, die anschließend mit einem Metall gefüllt wird. In Submikrometer-Geometrien wird die Bildung von Durchgängen unter Verwendung von Säulen gegenüber dem Befüllen der Öffnungen mit Metall bevorzugt, weil die Bildung von Säulen einen vollkommen mit Metall gefüllten Durchgang schafft, während das Befüllen der Öffnungen einen teilweise mit Metall befüllten Durchgang schafft, der eine geringe Metallstufenabdeckung zeigt. Diese geringe Stufenabdeckung ist durch das hohe Seitenverhältnis bedingt, das für eine in einer dielektrischen Schicht in einer Submikrometer-Vorrichtung gebildete Öffnung notwendigerweise charakteristisch ist. Weiterhin reduzieren die Beseitigung der komplizierten Ätzung des Durchgangs, die Beseitigung der Reinigung des Durchgangs, die Beseitigung des Befüllens des Durchgangs und die Ausrichtung des Durchgangs auf das Metall die Kosten der Wafer-Herstellung.
In den oben beschriebenen Ausführungsformen ist gezeigt worden, daß das Verfahren der Erfindung einfach in viele Prozesse zum Herstellen von Halbleiterbauelementen integriert werden kann. Die Verwendung einer Ätzsperrschicht ermöglicht die Bildung einer Mehrebenen-Metallverdrahtung und von Durchgängen mit wesentlicher Planarisierung durch den gesamten Fertigungsprozeß der Submikrometer-Halbleiterbauelemente hindurch.

Claims (10)

1. Verfahren zum Bilden eines Durchgangs in einem Halbleiterbauelement, gekennzeichnet durch die folgenden Schritte:
Herstellen eines Halbleitersubstrats (10),
Bilden einer ersten leitenden Schicht (12) auf dem Substrat (10),
Bilden einer zweiten leitenden Schicht (13) aus einem vom Material der ersten leitenden Schicht (12) verschiedenen Material auf der ersten leitenden Schicht (12),
Bilden einer dritten leitenden Schicht (14) aus einem von dem Material der zweiten leitenden Schicht (13) verschiedenen Material auf der zweiten leitenden Schicht (13),
gleichzeitiges Ätzen der ersten leitenden Schicht (12), der zweiten leitenden Schicht (13) und der dritten leitenden Schicht (14), um einen bemusterten Abschnitt aus der ersten leitenden Schicht (25), der zweiten leitenden Schicht (26) und der dritten leitenden Schicht (27) zu bilden und Abschnitte des Halbleitersubstrats (10) zu exponieren,
Aufbringen einer ersten dielektrischen Schicht (28) auf den exponierten Abschnitten des Halbleitersubstrats (10), wobei die erste dielektrische Schicht (28) die Spalte füllt, die durch das Ätzen der ersten leitenden Schicht (12), der zweiten leitenden Schicht (13) und der dritten leitenden Schicht (14) erzeugt werden,
Planarisieren der ersten dielektrischen Schicht (28), wodurch die Oberseite des bemusterten Abschnitts (27) der dritten leitenden Schicht (14) exponiert wird,
Ätzen eines Abschnitts (27) der dritten leitenden Schicht (14) unter Verwendung der zweiten leitenden Schicht (13) als Ätzsperre, um eine Säule (31) zu bilden, wobei das durch das Ätzen die dritte leitende Schicht (14) wesentlich stärker als die zweite leitende Schicht (13) selektiv geätzt wird,
Aufbringen einer zweiten dielektrischen Schicht (32), die die Spalte füllt, die durch das Ätzen der dritten leitenden Schicht (14) erzeugt werden, und
Planarisieren der zweiten dielektrischen Schicht (32), wodurch die Oberseite der Säule (31) exponiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine vierte leitende Schicht auf der exponierten Oberseite der Säule (31) gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste leitende Schicht (12), die zweite leitende Schicht (13), die dritte leitende Schicht (14) und die vierte leitende Schicht aus einem Metall bestehen.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten leitenden Schicht (12) die Bildung einer Schicht enthält, die aus der Gruppe gewählt ist, die aus Aluminium, Wolfram, Titan, Titannitrid, Tantal, Tantalnitrid und Kombinationen hiervon besteht.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Schritt der Bildung der zweiten leitenden Schicht (13) die Bildung einer Schicht umfaßt, die aus der Gruppe gewählt ist, die aus Aluminium, Wolfram, Titan, Titannitrid, Tantal, Tantalnitrid und Kombinationen hiervon besteht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Schritt der Bildung der dritten leitenden Schicht (14) die Bildung einer Schicht umfaßt, die aus der Gruppe gewählt ist, die aus Aluminium, Wolfram, Titan, Titannitrid, Tantal, Tantalnitrid und Kombinationen hiervon besteht.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt des Ätzens der dritten leitenden Schicht (14) ein anisotropes Ätzen umfaßt.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Schritt des Aufbringens einer dielektrischen Schicht (28, 32) eine Schichtaufbringung umfaßt, die aus der Gruppe gewählt ist, die aus einer Oxidaufbringung in hochdichtem Plasma (HDP) und aus einer Schleuderaufbringung auf Glas (SOG) besteht.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Planarisierung ein chemisch-mechanisches Polieren (CMP) umfaßt.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Herstellen eines Halbleitersubstrats (10) das Bilden einer zusätzlichen dielektrischen Schicht (11) auf dem Halbleitersubstrat (10) umfaßt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149736C1 (de) * 2001-10-09 2003-04-17 Infineon Technologies Ag Verfahren zum Ätzen eines Metallschichtsystems

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW469619B (en) * 1998-05-26 2001-12-21 Winbond Electronics Corp Structure and manufacturing method for metal line
JP3266109B2 (ja) * 1998-08-05 2002-03-18 株式会社村田製作所 電子デバイスの作製方法
DE69926733D1 (de) 1999-05-31 2005-09-22 St Microelectronics Srl Verfahren zur Selbstausrichtung überlappender Leiterbahnen in integrierten elektronischen Schaltungen
US6200900B1 (en) 1999-10-08 2001-03-13 National Semiconductor Corporation Method for formation of an air gap in an integrated circuit architecture
US6339027B1 (en) 1999-11-22 2002-01-15 Chartered Semiconductor Manufacturing Ltd. Process for borderless stop in tin via formation
US6350695B1 (en) * 2000-06-16 2002-02-26 Chartered Semiconductor Manufacturing Ltd. Pillar process for copper interconnect scheme
JP4425432B2 (ja) * 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US6413872B1 (en) 2000-08-17 2002-07-02 National Semiconductor Corporation Method op optimizing vias between conductive layers in an integrated circuit structure
US6765178B2 (en) 2000-12-29 2004-07-20 Applied Materials, Inc. Chamber for uniform substrate heating
US6825447B2 (en) 2000-12-29 2004-11-30 Applied Materials, Inc. Apparatus and method for uniform substrate heating and contaminate collection
US6951804B2 (en) 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
US6660126B2 (en) 2001-03-02 2003-12-09 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
US6878206B2 (en) 2001-07-16 2005-04-12 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
US6355563B1 (en) * 2001-03-05 2002-03-12 Chartered Semiconductor Manufacturing Ltd. Versatile copper-wiring layout design with low-k dielectric integration
US6734020B2 (en) * 2001-03-07 2004-05-11 Applied Materials, Inc. Valve control system for atomic layer deposition chamber
US7087997B2 (en) * 2001-03-12 2006-08-08 International Business Machines Corporation Copper to aluminum interlayer interconnect using stud and via liner
US6849545B2 (en) 2001-06-20 2005-02-01 Applied Materials, Inc. System and method to form a composite film stack utilizing sequential deposition techniques
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US7780785B2 (en) 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
DE10154820B4 (de) * 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
US6729824B2 (en) 2001-12-14 2004-05-04 Applied Materials, Inc. Dual robot processing system
US6706639B2 (en) 2001-12-28 2004-03-16 Union Semiconductor Technology Corp. Method for interconnecting magnetoresistive memory bits
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6998014B2 (en) 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6827978B2 (en) 2002-02-11 2004-12-07 Applied Materials, Inc. Deposition of tungsten films
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6720027B2 (en) 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US7279432B2 (en) 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US6821563B2 (en) 2002-10-02 2004-11-23 Applied Materials, Inc. Gas distribution system for cyclical layer deposition
KR100829367B1 (ko) * 2002-12-17 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 제조 방법
US6864171B1 (en) * 2003-10-09 2005-03-08 Infineon Technologies Ag Via density rules
US20060172526A1 (en) * 2003-10-16 2006-08-03 United Microelectronics Corp. Method for preventing edge peeling defect
RU2523064C1 (ru) * 2013-01-23 2014-07-20 Открытое акционерное общество "Научно-исследовательский институт молекулярной электроники" (ОАО "НИИМЭ"), Российская Федерация Способ формирования многоуровневых медных межсоединений интегральных микросхем с использованием вольфрамовой жесткой маски
US9685370B2 (en) 2014-12-18 2017-06-20 Globalfoundries Inc. Titanium tungsten liner used with copper interconnects
WO2017204821A1 (en) 2016-05-27 2017-11-30 Intel Corporation Subtractive plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects
US11177171B2 (en) * 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
KR20220108246A (ko) 2021-01-25 2022-08-03 삼성전자주식회사 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
US4917759A (en) * 1989-04-17 1990-04-17 Motorola, Inc. Method for forming self-aligned vias in multi-level metal integrated circuits
US5258096A (en) * 1992-08-20 1993-11-02 Micron Semiconductor, Inc. Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
US6004884A (en) * 1996-02-15 1999-12-21 Lam Research Corporation Methods and apparatus for etching semiconductor wafers
US5858879A (en) * 1997-06-06 1999-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching metal lines with enhanced profile control
US5827768A (en) * 1997-07-07 1998-10-27 National Science Council Method for manufacturing an MOS transistor having a self-aligned and planarized raised source/drain structure
US6037223A (en) * 1998-10-23 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stack gate flash memory cell featuring symmetric self aligned contact structures
US6030896A (en) * 1999-04-21 2000-02-29 National Semiconductor Corporation Self-aligned copper interconnect architecture with enhanced copper diffusion barrier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149736C1 (de) * 2001-10-09 2003-04-17 Infineon Technologies Ag Verfahren zum Ätzen eines Metallschichtsystems
US6869886B2 (en) 2001-10-09 2005-03-22 Infineon Technologies Ag Process for etching a metal layer system

Also Published As

Publication number Publication date
KR19990029271A (ko) 1999-04-26
US6140238A (en) 2000-10-31
US6103629A (en) 2000-08-15
KR100272499B1 (ko) 2000-12-01
US5904569A (en) 1999-05-18

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