DE19638684C2 - Halbleitervorrichtung mit einem Kontaktloch - Google Patents

Halbleitervorrichtung mit einem Kontaktloch

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung mit einem Kontaktloch.
Aus der Tatsache, daß DRAMs (Direktzugriffsspeicher) und ähn­ liches höher integriert werden, ist ersichtlich, daß der Grad der Integration für Halbleitervorrichtungen seit kurzem steigt. Da die in einer Halbleitervorrichtung enthaltenen Ele­ mente in einem höheren Maße integriert werden, ist es notwen­ dig, daß Zwischenverbindungs- bzw. Anschlußschichten stärker miniaturisiert werden und die Bildung von noch stärker minia­ turisierten Speicherzellen ist erforderlich.
Fig. 16 stellt eine Querschnittsansicht eines DRAM dar. Wie in Fig. 16 dargestellt ist, ist ein isolierender Oxidfilm 2 zur die Elementisolation auf dem Oberflächenabschnitt eines Halb­ leitersubstrates 1 in diesem DRAM gebildet. Zusätzlich ist eine Wortleitung (Gateelektrode) 4 auf einem vorbestimmten Ab­ schnitt auf der Hauptoberfläche des Halbleitersubstrates 1 mit einem dazwischenliegenden Gateoxidfilm 3 gebildet. Durch einen isolierenden Oxidfilm 2 getrennt, zeigt die linke Seite der Zeichnung einen Speichervorrichtungsbereich 70A, während die rechte Seite einen Bereich einer peripheren Schaltung bzw. einen peripheren Schaltungsbereich 70B zeigt.
Auf der Gateelektrode 4 ist ein Anti-Reflexionsfilm 5 gebil­ det, der mit Bezug auf Belichtungslicht eine niedrigere Re­ flektivität als die Gateelektrode 4 aufweist. Aufgrund dieses Anti-Refelexionsfilmes 5 kann ein Resistmuster in einer minia­ turisierteren Art und Weise auf dem oberen Abschnitt dieses Anti-Reflexionsfilmes 5 gebildet werden, was zur Bildung einer miniaturisierteren Wortleitung 4 führt. Auf der Seitenoberflä­ che des Gateoxidfilmes 3, der Gateelektrode 4 und des Anti-Re­ flexionsfilmes 5 ist ein Seitenwand-Spacer 8 gebildet. Ein Transistor 50 wird durch den Gateoxidfilm 3, die Gateelektrode 4, den Anti-Reflexionsfilm 5, die Seitenwand-Spacer 8 und Do­ tierstoffdiffusionsbereiche 7, die Source-/Drain-Bereiche bil­ den, auf dem Oberflächenabschnitt des Halbleitersubstrates 1 gebildet. Eine Wortleitung 4 und ein Anti-Reflexionsfilm 5 sind ebenfalls auf dem isolierenden Oxidfilm 2 gebildet und ein Seitenwand-Spacer 8 ist auf der Seitenwand der Wortleitung 4 und des Anti-Reflexionsfilmes 5 gebildet.
Zusätzlich ist eine Isolationsschicht 10 so gebildet, daß der Transistor 50 überdeckt wird. Auf einem vorbestimmten Bereich dieser Isolierschicht 10 ist eine Bitleitung 19, die die Zwi­ schenverbindungsschicht darstellt, gebildet. Die Bitleitung 19 ist elektrisch mit dem Dotierstoffdiffusionsbereich 7 inner­ halb eines Kontaktloches 31 über einen Leiter 17 verbunden. Das Kontaktloch 31 ist in der Isolationsschicht 10 vorgesehen. In dem peripheren Schaltungsbereich 70B sind eine Zwischenver­ bindungsschicht 20 und ein Dotierstoffdiffusionsbereich 7 ebenfalls elektrisch durch einen Leiter 18 in einem in der Isolationsschicht 10 gebildeten Kontaktloch 16 verbunden.
Eine Isolationsschicht 21 ist so gebildet, daß sie die Iso­ lierschicht 10, die Bitleitung 19 und die Verbindungsschicht 20 überdeckt. Ein Kondensator 51 besteht aus einem Speicherknoten (d. h. untere Kondensatorelektrode) 23, einem dielektri­ schen Film 24 und einer Zellenplatte (d. h. obere Kondensator­ elektrode) 25 und ist auf der Isolationsschicht 21 gebildet. Der Speicherknoten 23 dieses Kondensators 51 ist elektrisch mit einem Dotierstoffdiffusionsbereich 7 durch einen in einem Kontaktloch 36 gebildeten Leiter 22 verbunden, das Kontaktloch 36 ist in den Isolationsschichten 10 und 21 gebildet. Auf dem Kondensator 51 ist weiter eine Isolationsschicht 35 gebildet und auf dieser Isolationsschicht 35 ist eine Zwischenverbin­ dungsschicht 26 gebildet. Die Zwischenverbindungsschicht 26 ist elektrisch mit einer inneren Anschlußverbindung (die nicht gezeigt ist) mit anderen Abschnitten verbunden als mit jenen, die in dem in Fig. 16 gezeigten Querschnitt gezeigt sind. Im peripheren Schaltungsbereich 70B sind die Zwischenverbindungs­ schicht 26 und der Dotierstellendiffusionsbereich 7 elektrisch miteinander durch ein Kontaktloch 24 verbunden, welches in den Isolationsschichten 10, 21 und 35 gebildet ist.
In einer Halbleitervorrichtung mit einem wie oben beschriebe­ nen Aufbau wird elektrische Ladung in dem Kondensator 51 ge­ speichert oder die in dem Kondensator 51 gespeicherte Ladung wird auf die Bitleitung 19 ausgelesen, je nachdem ob der Tran­ sistor 50 ein- oder ausgeschaltet ist. In der oben beschriebe­ nen Halbleitervorrichtung müssen der Leiter 17 zum elektri­ schen Verbinden der Bitleitung 19 und des Dotierstoffdiffu­ sionsbereiches 7 gebildet werden, während in einem gestaptel­ ten DRAM vermieden werden muß, die Gateelektrode 4 zu kontak­ tieren. Da jedoch die Speicherzellen immer weiter miniaturi­ siert werden, wird es immer schwieriger den Leiter 17 zu bil­ den, ohne ihn in Kontakt mit der Gateelektrode 4 zu bringen. Wenn das Kontaktloch 31 zur Bildung des Leiters 17 vorgesehen wird, so können die Seitenwand-Spacer 8 ebenfalls dem Ätzvor­ gang unterzogen werden, wie dies in Fig. 17 dargestellt ist. Als Ergebnis hiervon würden der Leiter 17 und die Gateelek­ trode 4 in elektrischem Kontakt miteinander gebracht werden, wodurch verursacht wird, daß die Bitleitung 19 und die Gate­ elektrode 4 miteinander elektrisch kurzgeschlossen sind. Zusätzlich besteht der Nachteil, daß der Leiter 22 und die Gate­ elektrode 4 in elektrischem Kontakt zwischen dem Transistor 50 und dem Leiter 22 zum elektrischen Verbinden des Speicherkno­ tens 23 des Kondensators 51 und des Dotierstoffdiffusionsbe­ reiches 7 aufgrund der gleichen wie oben beschriebenen Gründen stehen würde. Demzufolge besteht das Problem, daß der Spei­ cherknoten 23 und die Gateelektrode 4 elektrisch kurzgeschlos­ sen sind.
In der US 5 378 652 und in der US 5 488 246 sind Halbleitervor­ richtungen beschrieben, in denen die Gateelektroden durch eine verhältnismäßig dicke Schicht aus mehreren Isolationsschichten von Leitern in Kontaktlöchern getrennt sind. Entsprechende Ätz­ verfahren für die Ausbildung der Kontaktlöcher sind in J. L. VOSSEN, W. KERN: Thin Film Processes, Academic Press, New York, San Francisco, London, 1978, S. 417-424 und S. WOLF, R. N. TAUBER: Silicon Processing for the VLSI Era, Volume 1 Process Technology, Lattice Press, Sunset Beach, California, 1986. S. 534 genannt. Die resultierende Dicke der Isolationsschichten in den Kontaktlöchern führt zu dem Nachteil, daß eine höhere Inte­ gration der Halbleitervorrichtungen verhindert wird.
Es ist die Aufgabe der vorliegenden Erfindung eine Halbleiter­ vorrichtung vorzusehen, die für eine höhere Integration ge­ eignet ist und in der eine Gateelektrode und eine Bitleitung nicht elektrisch miteinander kurzgeschlossen werden.
Diese Aufgabe wird durch eine Halbleitervorrichtung nach An­ spruch 1 gelöst. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine Halbleitervorrichtung vorgesehen wird, die für eine höhere In­ tegration geeignet ist und in der eine Gateelektrode und ein Speicherknoten nicht elektrisch kurzgeschlossen werden.
In der Vorrichtung nach Anspruch 1 kann das erste Kontaktloch zur Verbindung der zweiten Zwischenverbindungsschicht und des Halbleitersubstrates in einer selbstausgerichteten Art und Weise mit Bezug auf die erste Zwischenverbindungsschicht gebildet werden. Als Ergebnis hiervon werden die zweite Zwischenverbindungsschicht und die erste Zwischenverbin­ dungsschicht nicht elektrisch kurzgeschlossen, selbst dann nicht, wenn die Halbleitervorrichtung in höherem Maße integriert wird.
In der Halbleitervorrichtung gemäß Anspruch 2 wird ein schlechter Einfluß auf die Eigenschaften des Transistors aufgrund hoher mechanischer Belastung der ersten Isolations­ schicht verhindert bzw. abgeschwächt.
In der Halbleitervorrichtung nach Anspruch 3 wird beim Ätzen der zweiten Isolationsschicht eine Beschädigung des Halbleitersubstrates vermieden.
In der Halbleitervorrichtung nach Anspruch 4 sind die Breite der ersten Isolationsschicht und die Breite der ersten Zwischenverbindungsschicht im wesentlichen gleich und ermöglichen so die gleichzeitige Bildung der ersten Isolationsschicht und der ersten Zwischenverbindungsschicht, während das Auftreten von elektrischen Kurzschlüssen zwischen dem ersten Leiter und der ersten Zwischenverbindungsschicht (d. h. Gateelektrode) unterdrückt wird und gleichzeitig der Kontaktwiderstand erhöht wird.
In der Halbleitervorrichtung gemäß Anspruch 5 wird auf dem oberen Abschnitt der ersten Isolationsschicht ein miniatu­ risierteres Resistmuster gebildet, so daß eine miniatu­ risiertere erste Zwischenverbindungsschicht (d. h. Wortleitung) gebildet werden kann.
In der Halbleitervorrichtung nach Anspruch 6 stellt der zweite Leiter in dem zweiten Kontaktloch die Verbindung zwischen der Leitungsschicht und dem Halbleitersubstrat bereit, während diese gleichzeitig elektrisch von der ersten Zwischenver­ bindungsschicht isoliert sind. Ferner kann das zweite Kontakt­ loch zur Verbindung der Leitungsschicht und des Halbleiter­ substrates schneller und effizienter gebildet werden. Da die Ätzraten der ersten und zweiten Isolationsschichten geringer als die Ätzraten der dritten Isolationsschicht gebildet werden, kann das zweite Kontaktloch zum Vorsehen der Verbindung zwischen der Leitungsschicht und dem Halbleitersubstrat in einer selbstausgerichteten Art und Weise mit Bezug auf die erste Zwischenverbindungsschicht gebildet werden, und so das Auftreten eines elektrischen Kurzschlusses der Leitungsschicht und der ersten Zwischenverbindungsschicht selbst in einer Halbleitervorrichtung verhindern, die in einem höheren Maße integriert ist.
In der Halbleitervorrichtung gemäß Anspruch 7 weist der untere Kontaktlochabschnitt einen ersten Öffnungsdurchmesser auf, während der obere Kontaktlochabschnitt oberhalb des unteren Kontaktlochabschnittes angeordnet ist und einen zweiten Öffnungsdruchmesser aufweist, der größer als der erste Öffnungsdurchmesser ist.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht, die eine Halbleitervor­ richtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 2-11 Querschnittsansichten, die den ersten bis zehnten Schritt eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten Aus­ führungsform in Fig. 1 zeigen,
Fig. 12 eine Querschnittsansicht, die eine Halbleiter­ vorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 13 eine Querschnittsansicht, die eine Halbleitervor­ richtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 14 eine Querschnittsansicht, die eine Halbleiter­ vorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 15 eine Querschnittsansicht, die eine Halbleiter­ vorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 16 eine Querschnittsansicht, die eine Halbleitervor­ richtung zeigt,
Fig. 17 eine Querschnittsansicht, die das bei der Halblei­ tervorrichtung aus Fig. 16 auftretende Problem zeigt.
Wie in Fig. 1 dargestellt ist, ist in der Halbleitervorrich­ tung gemäß der ersten Ausführungsform ein isolierenden Oxid­ film 2 zur Elementisolation bzw. -trennung auf dem Oberflä­ chenabschnitt eines Halbleitersubstrates 1 gebildet. Eine Wortleitung (d. h. Gateelektrode) 4, die eine erste Zwischen­ verbindungsschicht bildet, ist auf einem vorbestimmten Bereich auf der Hauptoberfläche des Halbleitersubstrates 1 über einem Gateoxidfilm 3 gebildet. Durch den isolierenden Oxidfilm 2 ge­ trennt, stellt die linke Seite der Zeichnung einen Speicher­ vorrichtungsbereich 70A und die rechte Seite einen peripheren Schaltungsbereich 70B dar.
Ein Anti-Reflexionsfilm (d. h. erste Isolationsschicht) 5 ist auf der Gateelektrode 4 gebildet. Der Anti-Reflexionsfilm 5 weist eine Reflektivität bezüglich Belichtungslichtes auf, die geringer als die der Gateelektrode 4 ist. Aufgrund des Anti- Reflexionsfilmes 5 kann das Resistmuster auf dem oberen Ab­ schnitt dieses Anti-Reflexionsfilmes 5 in einer miniaturisier­ teren Art und Weise gebildet werden, wodurch die Bildung einer miniaturisierteren Wortleitung 4 folgt. Auf der Seitenoberflä­ che des Gateoxidfilmes 3, der Gateelektrode 4 und des Anti-Re­ flexionsfilmes 5 sind Seitenwand-Spacer (Seitenwand-Abstands­ halter) 8 gebildet. Ein Transistor 50 wird durch den Gateoxid­ film 3, die Gateelektrode 4, den Anti-Reflexionsfilm 5, die Seitenwand-Spacer 8 und durch Dotierdiffusionsbereiche 7, die auf dem Oberflächenabschnitt des Halbleitersubstrates 1 gebil­ det sind und Source-/Drain-Bereiche bilden, gebildet. Die Wortleitung 4 und der Anti-Reflexionsfilm 5 sind ebenfalls auf dem isolierenden Oxidfilm 2 gebildet und die Seitenwand-Spacer 8 sind an ihren Seitenwänden gebildet.
Eine zweite Isolierschicht 9 ist so gebildet, daß sie den Transistor 50 überdeckt. Eine dritte Isolationsschicht 10 ist auf dieser zweiten Isolationsschicht 9 gebildet. In der Halb­ leitervorrichtung gemäß der ersten Ausführungsform sind die Ätzraten der ersten Isolierschicht 5 und der zweiten Isolier­ schicht 9 geringer als die Ätzrate der dritten Isolierschicht 10. Eine Bitleitung 19, die die auf der dritten Isolierschicht 10 gebildete zweite Zwischenverbindungschicht darstellt, ist elektrisch mit dem Dotierstoffdiffusionsbereich 7 über einen ersten Leiter 17 in einem ersten Kontaktloch 15 verbunden. Eine elektrische Verbindung ist ebenfalls zwischen einer Zwi­ schenverbindungsschicht 20 und einem Dotierstoffdiffusionsbe­ reich 7 über einen Leiter 18 in einem Kontaktloch 16 in dem peripheren Schaltungsbereich 70B vorgesehen.
Eine sechste Isolationsschicht 21 ist auf der dritten Isola­ tionsschicht 10 gebildet und auf der sechsten Isolations­ schicht 21 ist ein Kondensator 51, der aus einem Speicherkno­ ten (d. h. untere Kondensatorelektrode) 23, einem dielektri­ schen Film 24 und einer Zellplatte (d. h. obere Kondensator­ elektrode) 25 besteht, gebildet. Der Speicherknoten 23 dieses Kondensators 51 ist elektrisch mit dem Dotierstoffdiffusions­ bereich 7 über einen zweiten Leiter 22 in einem zweiten Kon­ taktloch 22a verbunden. Eine Isolationsschicht 35 ist darüber hinaus auf dem Kondensator 51 gebildet und eine Zwischenver­ bindungsschicht 26 ist auf dieser Isolationsschicht 35 gebil­ det. Diese Zwischenverbindungsschicht 26 steht in elektrischer Verbindung mit einer inneren Zwischenverbindung (die nicht ge­ zeigt ist) an Bereichen, die nicht die in dem in Fig. 1 ge­ zeigten Querschnitt dargestellten Bereiche sind. In dem peri­ pheren Schaltungsbereich 70B sind die Zwischenverbindungs­ schicht 26 und der Dotierstoffdiffusionsbereich 7 elektrisch über ein Kontaktloch 24 miteinander verbunden.
Mit Bezug auf die Fig. 2 bis 11 wird im folgenden ein Ver­ fahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
Zuerst wird, wie dies in Fig. 2 dargestellt ist, ein isolie­ render Oxidfilm 2 durch ein LOCOS (lokale Oxidation von Sili­ zium) auf dem Siliziumsubstrat 1 gebildet, welches das Halb­ leitersubstrat darstellt. Ein Siliziumdioxidfilm 3a und ein polykristalliner Siliziumfilm 4a, die Dotierstoffe enthalten, werden aufeinanderfolgend auf der Oberfläche des Siliziumsub­ strates 1 gebildet. Ein Film 5a aus Siliziumoxidnitrid (SiON) oder Siliziumnitrid (Si3N4) wird mit einer Dicke von 10-­ 100 nm auf dem polykristallinen Film 4a durch CVD (chemische Gasphasenabscheidung) gebildet. Dieser Film 5a unterdrückt die Reflexion von Licht effizienter als dies bei dem oben be­ schriebenen polykristallinen Silizumfilm 4a mit Dotierstoffen der Fall ist und weist eine Ätzrate auf, die geringer als die des Silizimdioxidfilmes (d. h. der dritten Isolationsschicht) 10 ist, die im folgenden beschrieben wird. Ein Resist 6a wird auf den Film 5a aufgebracht. Eine Resistschicht 6 mit einem Muster der Wortleitung, wie es in Fig. 3 gezeigt ist, wird durch Photolithographie gebildet.
Anschließend wird die Resistschicht 6 als Maske zum Durchfüh­ ren eines Ätzvorganges verwendet, wodurch der Gateoxidfilm 3 aus Silizumdioxid, die Gateelektrode (d. h. Wortleitung) 4 aus polykristallinem Silizium mit Dotierstoffen und der Anti-Re­ flexionsfilm 5 aus Siliziumoxidnitrid oder Siliziumnitrid mit einer Dicke von 10-100 nm gebildet werden.
Nach dem Entfernen der Resistschicht 6 werden der Anti-Re­ flexionsfilm 5 und der isolierende Oxidfilm 2 als eine Maske für Ionenimplantation verwendet, wodurch die Dotierstoffdif­ fusionsbereiche 7 gebildet werden, die die Source-/Drain-Be­ reiche bilden werden, wie dies in Fig. 4 dargestellt ist. An­ schließend wird ein (nicht gezeigter) Siliziumdioxidfilm auf der gesamten Oberfläche unter Verwendung von CVD oder ähnlichem aufgebracht und anschließend einem anisotropischen Ätzen zum Zurückätzen der gesamten Oberfläche des Siliziumdioxid­ filmes unterzogen. Dementsprechend werden die Seitenwand- Spacer 8 aus Siliziumdioxid zu beiden Seiten des Gateoxid­ filmes 3, der Gateelektrode (d. h. Wortleitung) 4 und des Anti- Reflexionsfilmes gebildet. Auf diese Weise wird der MOS-Tran­ sistor 50 gebildet. Zusätzlich werden Seitenwand-Spacer 8 aus Siliziumdioxid auf der Seitenwand der Wortleitung 4 und dem Anti-Reflexionsfilm 5 auf dem isolierenden Oxidfilm 2 gebil­ det.
Anschließend wird, wie in Fig. 5 gezeigt ist, eine zweite Iso­ lationsschicht 9 mit einer Dicke von 10-50 nm aus Siliziumni­ trid (Si3N4) oder Siliziumoxynitrid (SiON) auf der gesamten Oberfläche durch CVD gebildet. Eine Siliziumdioxidschicht (d. h. die dritte Isolationsschicht) 10 mit einer geraden obe­ ren Oberfläche wird auf der zweiten Isolationsschicht 9 gebil­ det. Diese Siliziumdioxidschicht 10 weist eine Ätzrate auf, die höher als die des Anti-Reflexionsfilmes (d. h. der ersten Isolationsschicht) 5 und der zweiten Isolationsschicht 9 ist.
Ein Resist 11 mit einem Öffnungsmuster 12 wird auf der Sili­ ziumdioxidschicht 10 unter Verwendung von Photolithographie gebildet. Unter Verwendung dieses Resistes 11 als Maske wird ein Ätzprozeß von Siliziumdioxid mit einer hohen Ätzrate, wenn verglichen mit dem Anti-Reflexionsfilm 5 und der zweiten Iso­ lationsschicht 9 durchgeführt, so daß an der Siliziumdioxid­ schicht 10 ein Ätzvorgang durchgeführt wird. Auf diese Art und Weise wird das Kontaktloch 13, wie es in Fig. 7 dargestellt ist, gebildet. Ein Kontaktloch 14 wird ebenfalls an einem peripheren Schaltungsbereich 70B gebildet. Der Resist 11 wird anschließend entfernt.
Da ein Ätzprozeß des Siliziumdioxid eine hohe Ätzrate mit Be­ zug auf das oben beschriebene Siliziumnitrid oder Silizium­ oxidnitrid aufweist, kann eine Trockenätzprozeß unter Verwen­ dung eines Fluorcarbonsystemgases wie z. B. c-C4F8, C3F8, C3F6, C5F12, C4F8, C5F10, CHF3 und Gasmischungen dieser Gase bei­ spielsweise verwendet werden (Das Symbol c steht für Zyklo). Darüber hinaus können Trockenätzprozesse unter Verwendung von Gasgemischen aus Argon Ar, Kohlenmonoxid CO oder Sauerstoff O2 oder ähnlichem und Fluorcarbonsystemgase sowie Gasmischungen aus Argon Ar, Kohlenmonoxid CO, Sauerstoff O2 oder ähnlichem und Gasmischungen der oben beschriebenen Fluorcarbonsystemgase verwendet werden. Wenn die Siliziumdioxidschicht 10 an den Ab­ schnitten des Öffnungsmusters 12 des Resistes 11 durch derar­ tiges Ätzen entfernt wird, wird auch die zweite Isolations­ schicht 9 einem Ätzvorgang aufgrund von Überätzen unterzogen. Als ein Ergebnis hiervon wird in manchen Fällen selbst die obere Oberfläche der ersten Isolationsschicht 5 einem Ätzvor­ gang unterzogen. Da jedoch die Ätzraten für die zweite Iso­ lationsschicht 9 und die erste Isolationsschicht 5 geringer als die Ätzraten der Siliziumdioxidschicht (d. h. der dritten Isolationsschicht) 10 sind, wirken die zweite Isolations­ schicht 9 und die erste Isolationsschicht 5 als Ätzstopper. Demzufolge kann die Freilegung der Gateelektrode 4 unter der ersten Isolationsschicht 5 zum Ätzen der Siliziumdioxidschicht 10 effektiv verhindert werden.
Anschließen wird, wie dies in Fig. 8 dargestellt ist, die zweite Isolationsschicht 9 durch Trockenätzen entfernt und zwar unter Verwendung von beispielsweise Kohlenstofftetra­ fluorid-Gas (CF4) oder ähnlichem zum Öffnen des ersten Kon­ taktloches 15. Das Kontakloch 16 wird ebenfalls in dem peri­ pheren Schaltungsbereich 70B geöffnet.
Anschließend wird ein Dotierstoff enthaltender polykristalli­ ner Siliziumfilm (nicht gezeigt) auf der gesamten Oberfläche aufgebracht und dann wird der erste Leiter 17, wie in Fig. 9 dargestellt, durch Zurückätzen der gesamten Oberfläche gebil­ det. Anschließend wird die zweite Zwischenverbindungsschicht (d. h. die Bitleitung) 19, die in Verbindung mit diesem ersten Leiter 17 steht, während sie sich über die gesamte Oberfläche der dritten Isolationsschicht 10 erstreckt, gebildet. Der Leiter 18 und die Zwischenverbindungsschicht 20 werden ebenfalls in dem peripheren Schaltungsbereich 70B gebildet.
Wie in Fig. 10 dargestellt ist, wird die sechste Isolations­ schicht 21 aus einem Siliziumoxidfilm durch CVD gebildet. Nach der Bildung eines (nicht gezeigten) Resistmusters an einem vorbestimmten Bereich auf der sechsten Isolationsschicht 21 wird dieses Resistmuster als eine Maske zum Ätzen der sechsten Isolationsschicht 21 und der dritten Isolationsschicht 10 ver­ wendet. Das zweite Kontaktloch 22a, welches bis zu dem Silizi­ umsubstrat 1 hinabreicht, wird so geöffnet. Der zweite Leiter 22 wird in diesem zweiten Kontaktloch 22a gebildet. Wenn das zweite Kontaktloch 22a geöffnet wird, so wird ein Ätzprozeß an Siliziumdioxid mit einer hohen Ätzrate im Vergleich zur ersten Isolationsschicht 5 aus Siliziumoxynitrid oder Siliziumnitrid und der zweiten Isolationsschicht 9 aus Siliziumnitrid oder einem Siliziumoxynitrid verwendet, so daß das Ätzen auf der sechsten Isolationsschicht 21 aus Siliziumdioxid durchgeführt wird. Das zweite Kontaktloch 22a kann so schneller und effi­ zienter gebildet werden.
Anschließend werden, wie dies in Fig. 11 dargestellt ist, der Speicherknoten 23, der die untere Kondensatorelektrode bildet, der dielektrische Film 24 und die Zellplatte 25, die die obere Kondensatorelektrode bildet, auf der sechsten Isolations­ schicht 21 gebildet. Der Kondensator 51 wird so gebildet. Die Zellplatte 25 wird auf der oberen Oberfläche und den Seiten­ oberflächen des Speicherknotens 23 über einen dielektrischen Film 24 gebildet.
Zum Schluß wird eine Isolationsschicht 35 auf der gesamten Oberfläche aufgebracht, das Kontaktloch 24 wird in dem peri­ pheren Schaltungsbereicht 70B geöffnet und anschließend wird die Zwischenverbindungsschicht 26 aus Aluminium oder ähnlichem gebildet, wie dies in Fig. 1 dargestellt ist. Die in Fig. 1 dargestellte Halbleitervorrichtung wird so gebildet.
Wie oben beschrieben wurde, wird in dem Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform, wenn der in Fig. 7 dargestellte Schritt ausgeführt wird, in dem die Siliziumdioxidschicht 10 einem Ätzprozeß auf dem Ab­ schnitt des Öffnungsmusters 12 des Resists 11 unterzogen wird, durch Überätzen verursacht, daß die obere Oberfläche der ersten Isolationsschicht 5 beim Ätzen der zweiten Isolations­ schicht 9 geätzt wird. Die erste Isolationsschicht 5 und die zweite Isolationsschicht 9 weisen jedoch beide jeweils im Ver­ gleich zu der dritten Isolationsschicht (d. h. Siliziumdixod­ schicht) 10 eine geringere Ätzrate auf, und daher wirken die erste Isolationsschicht 5 und die zweite Isolationsschicht 9 als ein Ätzstop beim Ätzen der dritten Isolationsschicht 10. Anschließend kann beim Wegätzen der zweiten Isolationsschicht 9 der Nachteil des Auftretens eines elektrischen Kurzschlusses zwischen der Bitleitung 19 und der Gateelektrode 14, welcher durch den elektrischen Kontakt des Leiters 17 und der Gate­ elektrode 4 verusacht wird, effektiv verhindert werden. Auf diese Weise kann das erste Kontaktloch 15 zum elektrischen Verbinden der Bitleitung 19 und des Siliziumsubstrates 1 in einer selbstausgerichteten Art und Weise mit Bezug auf die Gateelektrode 4 gebildet werden. Als Ergebnis hiervon kann eine miniaturisierte Speicherzelle, in der es keinen elektri­ schen Kurzschluß der Bitleitung 19 und der Gateelektrode 4 gibt, selbst in einem DRAM gebildet werden, der in einem höheren Maße integriert ist.
Zusätzlich ist, wenn die Breite der ersten Isolationsschicht 5 schmäler als die Breite der Gateelektrode 4 ist, das Auftreten eines elektrischen Kurzschlusses zwischen dem Leiter 17 und der Gateelektrode 4 wahrscheinlich. Wenn die Breite der ersten Isolationsschicht 5 breiter als die Breite der Gateelektrode 4 ist, so kann das Kontaktloch 15 schmäler gemacht werden, so daß der Kontaktwiderstand vergrößert wird. Dementsprechend werden die Breiten der ersten Isolationsschicht 5 und der Gateelektrode 4 im wesentlichen die gleichen wie in der ersten Ausführungsform, so daß die erste Isolationsschicht 5 und die Gateelektrode 4 simultan, d. h. gemeinsam gebildet werden und ein elektrischer Kurzschluß des ersten Leiters 17 und der Gateelektrode 4 nicht wahrscheinlich ist, wodurch ein Anstei­ gen des Kontaktwiderstandes verhindert wird. Damit die Breiten der ersten Isolationsschicht 5 und der Gateelektrode 4 im we­ sentlichen gleich ausgestaltet werden, werden die erste Iso­ lationsschicht 5 und die erste Zwischenverbindungsschicht (d. h. Gateelektrode) 4 so gebildet, daß sie im wesentlichen die gleichen Formen aufweisen, wenn sie zweidimesional be­ trachtet werden.
Wie in Fig. 12 dargestellt ist, ist in einer Halbleitervor­ richtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ein zweiter Leiter 22 zum elektrischen Verbinden eines Speicherknotens 23 eines Kondensators 51 und eines Sili­ ziumsubstrates 1 in einer selbstausgerichteten Art und Weise mit Bezug auf eine Gateelektrode 4 über ein zweites Kontakt­ loch 22a gebildet, und zwar unter Verwendung eines ähnlichen Verfahrens, wie das im oben beschriebenen ersten Ausführungs­ beispiel. Genauer gesagt wird das oben beschriebene zweite Kontaktloch 22a mit einem Verfahren gebildet, welches dem Ver­ fahren, welches für das erste Kontaktloch 15 gemäß der oben beschriebenen ersten Ausführungsform verwendet wurde, ähnelt. Dementsprechend kann eine miniaturisierte Speicherzelle, in der kein elektrischer Kurzschluß eines Speicherknotens 23 und einer Gateelektrode 4 auftritt, auch in einem DRAM mit einer hohen Integrität bzw. Integrationsdichte gebildet werden.
Wie in Fig. 13 dargestellt ist, ist in einer Halbleitervor­ richtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung der Kondensator 51 gemäß der ersten Ausführungsform mit einer dritten Zwischenverbindungsschicht 28 aus Aluminium oder ähnlichem modifiziert, während ein zweiter Leiter 22 zum elektrischen Verbinden der dritten Zwischenverbindungsschicht 28 und eines Siliziumsubstrates 1 in einer selbstausgerichte­ ten Art und Weise mit Bezug auf eine Gateelektrode 4 gebildet ist. Demzufolge kann eine miniaturisierte Schaltung, in der es keinen elektrischen Kurzschluß der dritten Zwischenverbin­ dungsschicht 28, die eine obere Zwischenverbindungsschicht bildet, und einer Gateelektrode 4 gibt, ebenfalls in einer lo­ gischen Vorrichtung gebildet werden, die in einem höheren Maße integriert ist.
Wie in Fig. 14 dargestellt ist, ist in einer Halbleitervor­ richtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung eine vierte Isolationsschicht 29 aus einem Silizium­ dioxidfilm zwischen einer ersten Zwischenverbindungsschicht 4, die eine Wortleitung oder eine Gateelektrode bildet, und einer ersten Isolationsschicht 5, die einen Anti-Reflexionsfilm bil­ det, gebildet. Diese vierte Isolationsschicht 29 ist durch z. B. CVD mit einer Dicke von ca. 15 nm gebildet. Auf diese Weise wird ein schlechter Einfluß auf die Eigenschaften eines Transistors 52 aufgrund einer ersten Isolationsschicht 5 im Vergleich zu dem Fall, in dem die erste Isolationsschicht 5 aus einem Siliziumoxynitridfilm oder einem Siliziumoxidfilm mit einer hohen mechanischen Belastung bzw. Spannung direkt auf der Gateelektrode (d. h. Wortleitung) 4 gebildet ist, ver­ hindert oder abgeschwächt.
Wie in Fig. 15 dargestellt ist, wird in einer Halbleitervor­ richtung gemäß einer fünften Ausführungsform eine fünfte Iso­ lationsschicht 30 aus z. B. Siliziumdioxid zwischen einer ersten Isolationsschicht 5, die einen Anti-Reflexionsfilm bil­ det, und einer zweiten Isolationsschicht 9, die einen Silizi­ umnitridfilm oder einen Siliziumoxidfilm bildet, gebildet. Die fünfte Isolationsschicht 30 ist durch CVD mit einer Dicke von 10-20 nm gebildet.
Wenn die zweite Isolationsschicht 9 aus einem Siliziumnitrid­ film oder einem Siliziumoxynitridfilm direkt auf der ersten Isolationsschicht (d. h. dem Anti-Reflexionsfilm) 5 und dem Siliziumsubstrat 1 wie in der ersten Ausführungsform gebildet ist, so besteht eine Möglichkeit, daß die Oberfläche des Sili­ ziumsubstrates beschädigt wird und zur Einführung von Defekten in den Kristall führt, wenn die zweite Isolationsschicht 9 durch Trockenätzen unter Verwendung von Kohlenstofftetra­ fluoridgas entfernt wird. Da jedoch die fünfte Isolations­ schicht (d. h. Siliziumdioxidfilm) 30 zwischen dem Silizium­ substrat 1 und der zweiten Isolationsschicht 9 in dieser fünf­ ten Ausführungsform gebildet ist, gibt es keinen derartigen Nachteil, daß das Siliziumsubstrat 1 durch das Ätzen der zwei­ ten Isolationsschicht 9 beschädigt wird.
In der vorliegenden Erfindung wird die erste Isolationsschicht 5 aus der Gruppe ausgewählt, die aus Si3N4, SiON, TiO2 und Ta2O5 besteht, die zweite Isolationsschicht 9 wird aus der Gruppe gewählt, die aus Si3N4 und SiON besteht, und die dritte Isolationsschicht 10 wird aus der Gruppe gewählt, die aus SiO2, PSG und BPSG besteht.

Claims (11)

1. Halbleitervorrichtung mit:
einer ersten Zwischenverbindungsschicht (4), die auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildet ist,
einer ersten Isolationsschicht (5), die auf der ersten Zwischenverbindungsschicht (4) gebildet ist,
einer zweiten Isolationsschicht (9), die auf der ersten Isolationsschicht (5) gebildet ist,
einer dritten Isolationsschicht (10), die auf der zweiten Isolationsschicht (9) gebildet ist,
einer zweiten Zwischenverbindungssschicht (19), die auf der dritten Isolationsschicht (10) gebildet ist,
einem ersten Kontaktloch, welches zwischen der zweiten Zwischenverbindungsschicht (19) und dem Halbleitersubstrat (1) durch Ätzen gebildet ist, und
einem ersten Leiter (17), der in dem ersten Kontaktloch (15) gebildet ist und der die zweite Zwischenverbindungsschicht (19) und das Halbleitersubstrat (1) miteinander verbindet und elektrisch von der ersten Zwischenverbindungsschicht (4) isoliert ist, dadurch gekennzeichnet, daß
die erste Isolationsschicht (5) ein Material aufweist, das aus der Gruppe ausgewählt ist, die aus Si3N4, SiON, TiO2 und Ta2O5 besteht,
die zweite Isolationsschicht (9) ein Material aus der Gruppe aufweist, die aus Si3N4 und SiON besteht,
die dritte Isolationsschicht (10) ein Material aufweist, welches aus der Gruppe ausgewählt wurde, die aus SiO2, PSG und BPSG besteht und
die erste Isolationsschicht (5) und die zweite Isolationsschicht (9) Ätzraten aufweisen, die in Bezug auf ein Trockenätzmittel kleiner als die Ätzrate der dritten Isolationsschicht (10) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß weiter eine vierte Isolationsschicht (29) zwi­ schen der ersten Zwischenverbindungsschicht und der ersten Isolationsschicht vorgesehen ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine fünfte Isolationsschicht (30) zwi­ schen dem Halbleitersubstrat und der zweiten Isolationsschicht vorgesehen ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Form der ersten Isolations­ schicht und die Form der zweiten Zwischenverbindungsschicht in einer Draufsicht im wesentlichen gleich sind.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Reflektivität der ersten Iso­ lationsschicht (5) in Bezug auf Belichtungslicht geringer ist als die der ersten Zwischenverbindungsschicht (4).
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch:
eine sechste Isolationsschicht (21), die auf der zweiten Zwi­ schenverbindungsschicht (19) gebildet ist,
eine leitenden Schicht (23), die auf der sechsten Isolations­ schicht (21) gebildet ist,
ein zweites Kontaktloch (22a), das zwischen der leitenden Schicht (23) und dem Halbleitersubstrat (1) durch Ätzen gebil­ det ist, und
einen zweiten Leiter (22), der in dem zweiten Kontaktloch (22a) gebildet ist und der die leitenden Schicht (23) und das Halbleitersubstrat (1) miteinander verbindet und elektrisch von der ersten Zwischenverbindungsschicht (4) isoliert ist, wobei die erste Isolationsschicht (5) und die zweite Isola­ tionsschicht (9) eine Ätzrate aufweisen, die geringer als die Ätzrate der sechsten Isolationsschicht (21) ist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
das erste Kontakloch (15) einen unteren Kontaktlochabschnitt mit einem ersten Öffnungsdurchmesser und
einen oberen Kontaktlochabschnitt, der oberhalb des unteren Kontaktlochabschnittes angeordnet ist, mit einem zweiten Öff­ nungsdurchmesser, der größer als der erste Öffnungsdurchmesser ist, aufweist.
8. Halbleitervorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß
die leitende Schicht eine untere Kondensatorelektrode (23) bildet,
der erste Leiter (17) und die zweite Zwischenverbindungs­ schicht (19) eine Bitleitung bilden, und
die erste Zwischenverbindungsschicht (4) eine Gateelektrode bildet.
9. Halbleitervorrichtung nach Anspruch 8, weiter gekenn­ zeichnet durch eine obere Kondensatorelektrode (25), die auf der oberen Oberfläche und der seitlichen Oberfläche der unte­ ren Kondensatorelektrode mit einem dazwischenliegenden Konden­ satorisolationsfilm (24) gebildet ist.
10. Halbleitervorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die untere Kondensatorelektrode und die Bitleitung einander überlappen.
11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß
die Bitleitung und die untere Kondensatorelektrode miteinander eine T-Form bilden, und
der obere Abschnitt der unteren Kondensatorelektrode, die sich horizontal erstreckt, oberhalb des oberen Abschnittes der Bit­ leitung gebildet ist, die sich horizontal erstreckt.
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