DE19727232A1 - Analoges Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Analoges Halbleiterbauelement und Verfahren zu dessen Herstellung

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Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement bzw. eine Halbleiter­ schaltung gemäß Patentanspruch 1 sowie ein Verfahren zu dessen bzw. deren Her­ stellung gemäß Patentanspruch 3, und betrifft insbesondere ein analoges Halbleiter­ bauelement, das eine selbstabgeglichene bzw. ausgerichtete Silizidschicht (nachfol­ gend Salizid-Schicht genannt) aufweist und ein Verfahren zu dessen Herstellung.
Während ein digitales Halbleiterbauelement Informationen in nur zwei Zuständen speichert, nämlich in einem niedrigen (low) und in einem hohen (high) Zustand, speichert ein analoges Halbleiterbauelement Informationen in verschiedenen Zustän­ den. Das analoge Halbleiterbauelement enthält an jedem Verbindungspunkt bzw. Knoten seiner Schaltung einen Widerstand und eine Kapazität bzw. einen Kondensa­ tor. Weil sich der elektrische Widerstand und die elektrische Kapazität mit der Spannung ändern, benötigt man einen Widerstand, der einen bestimmten Wert aufweist.
Weil Halbleiterbauelemente hochintegriert sind, wird eine Salizid-Schicht, d. h. eine selbstabgeglichene Silizidschicht, bzw. Schicht aus einer Si-Metall-Verbindung, bei der Herstellung von Halbleiterbauelementen eingeführt, um den Effekt eines parasi­ tären Widerstandes zu verringern und die elektrische Leitfähigkeit zu verbessern. Die Salizid-Schicht wird in einer solchen Art und Weise ausgebildet, daß eine Metallschicht oder eine Metallsilizidschicht selektiv und selbstabgleichend auf der Oberfläche des Gate- bzw. Steueranschlusses, des Sourceanschlusses und des Drainanschlusses des Bauelementes bzw. der Schaltung ausgebildet wird. Die Salizid-Schicht wird auch auf dem Widerstand des analogen Halbleiterbauelements ausgebildet. Um den Widerstand auszubilden, der einen bestimmten Wert aufweist, ist es notwendig, daß die Salizid-Schicht nicht durch einen zusätzlichen Verfahrens­ schritt auf dem Widerstand aus polykristallinem Silizium (nachfolgend Polysilizium- Widerstand genannt) ausgebildet wird. Aus diesem Grund werden bei einem her­ kömmlichen Verfahren eine isolierende Kondensatorschicht und eine obere Blind- bzw. Dummy-Kondensatorelektrode auf einem bestimmten Abschnitt des Polysilizi­ um-Widerstandes gebildet.
Fig. 3 zeigt eine Querschnittsansicht des herkömmlichen analogen Halbleiterbau­ elements, das einen Polysilizium-Widerstand aufweist. In Fig. 3 ist eine Feldoxid­ schicht 20 bzw. eine das Bauelement umgebende Oxidschicht auf einem Halbleiter­ substrat 10 ausgebildet, um einen aktiven Bereich A vorzugeben. Eine Gateisola­ tionsschicht 30, Gateelektrode bzw. Steuerelektrode 41, Sourcebereiche und Drain­ bereiche 50a und 50b sind in dem aktiven Bereich A ausgebildet und ein Polysilizi­ um-Widerstand 42 ist auf der Feldoxidschicht 20 ausgebildet. Eine isolierende Kondensatorschicht 60 und eine obere Dummy-Kondensatorelektrode 70 werden sequentiell auf einem vorbestimmten Abschnitt des Polysilizium-Widerstandes 42 gebildet. Eine isolierende Abstands- bzw. Zwischenschicht 80 wird auf jeder Seite der Gateelektrode 41, des Polysilizium-Widerstandes 42 und der oberen Dummy- Kondensatorelektrode 70 ausgebildet.
Salizid-Schichten 90a-90f werden selektiv auf dem Sourcebereich 50a, dem Drain­ bereich 50b, der Gateelektrode 41, nicht abgedeckten bzw. belichteten Abschnitten des Polysilizium-Widerstandes 42 bzw. der oberen Dummy-Kondensatorelektrode 70 ausgebildet. Eine isolierende Zwischenschicht 100 wird auf der gesamten Oberfläche des Substrates ausgebildet und selektiv geätzt, damit ein vorbestimmter Abschnitt der Salizid-Schicht 90a und 90b, die auf den Sourcebereichen und Drainbereichen 50a und 50b ausgebildet ist, sowie der Salizid-Schicht 90d und 90e, die auf dem Polysilizium-Widerstand 42 ausgebildet ist, nicht abgedeckt ist bzw. freiliegt, um auf diese Weise Kontaktlöcher zu bilden. Eine Metallschicht wird auf der isolieren­ den Zwischenschicht 100 ausgebildet, um die Kontaktlöcher auszufüllen, und dann strukturiert bzw. mit einem Muster versehen, um auf diese Weise eine Metall­ verbindungsschicht 120a-120d zu bilden.
Bei dem zuvor beschriebenen herkömmlichen Halbleiterbauelement dient die isolie­ rende Kondensatorschicht 60 und die obere Blind- bzw. Dummy-Kondensatorelek­ trode 70 als eine Barriere bzw. Trennschicht für den Polysilizium-Widerstand 42, wenn die Salizid-Schichten 90a bis 90f selektiv ausgebildet werden. Somit werden die Salizid-Schichten 90a bis 90f nicht auf einem bestimmten Abschnitt des Polysili­ zium-Widerstandes 42 ausgebildet.
Fig. 4 ist ein äquivalentes Schaltschema des Abschnittes B aus Fig. 3. In Fig. 4 weisen die isolierende Kondensatorschicht 60 und die auf dem Polysilizium-Wider­ stand 42 ausgebildete obere Dummy-Kondensatorelektrode 70 kein festes Bezugs­ potential auf (floating) und stellen so für den Polysilizium-Widerstand 42 eine parasitäre Kapazität Cp dar. Somit ändert sich der Wert des Polysilizium-Wider­ standes 42 mit der Spannungsänderung und führt zu einem schlechten Schaltverhal­ ten und zu einer Verringerung der Zuverlässigkeit der analogen Halbleiterschaltung bzw. des analogen Halbleiterbauelementes.
Demzufolge ist die vorliegende Erfindung auf ein analoges Halbleiterbauelement und ein Verfahren zu dessen Herstellung gerichtet, das eines oder mehrere der Probleme aufgrund von Begrenzungen und Nachteilen des verwandten Standes der Technik im wesentlichen aus dem Weg räumt.
Eine Aufgabe der vorliegenden Erfindung ist es, ein analoges Halbleiterbauelement und ein Verfahren zu dessen Herstellung zu schaffen, bei dem ein Polysilizium- Widerstand und insbesondere dessen Wert sich bei einer Spannungsänderung nicht ändert, um eine Fehlfunktion dieser Schaltung zu vermeiden. Um die erfindungs­ gemäße Aufgabe zu lösen, wird ein analoges Halbleiterbauelement in einer solchen Art und Weise aufgebaut, daß eine Trenn- bzw. Isolationsschicht auf einem Halblei­ tersubstrat gebildet wird, um einen aktiven Bereich vorzugeben, daß ein Widerstand auf der Trenn- bzw. Isolationsschicht ausgebildet wird, daß eine isolierende Konden­ satorschicht und eine obere Dummy-Kondensatorelektrode auf einem vorbestimmten Abschnitt des Widerstandes ausgebildet werden und daß eine Salizid-Schicht selektiv auf der oberen Dummy-Kondensatorelektrode und nicht abgedeckten bzw. freiliegen­ den Bereichen des Widerstandes ausgebildet wird. Die obere Dummy-Kondensator­ elektrode und eine Seite der nicht abgedeckten Abschnitte des Widerstandes werden elektrisch miteinander verbunden.
Ein Verfahren zur Herstellung eines erfindungsgemäßen analogen Halbleiterbau­ elements lautet wie folgt: eine Trenn- bzw. Isolationsschicht wird auf einem Halblei­ tersubstrat ausgebildet, um einen aktiven Bereich vorzugeben; ein Widerstand wird auf einem vorbestimmten Abschnitt der Isolationsschicht ausgebildet; eine isolieren­ dem Kondensatorschicht und eine obere Blind- bzw. Dummy-Kondensatorelektrode werden auf einem vorbestimmten Abschnitt des Widerstandes ausgebildet; und eine Salizid-Schicht wird selektiv auf der oberen Dummy-Kondensatorelektrode und nicht abgedeckten Abschnitten des Widerstandes ausgebildet. Eine isolierende Zwischen­ schicht wird auf dem Substrat ausgebildet und die isolierende Zwischenschicht wird geätzt, um erste und zweite Kontaktlöcher auszubilden, damit ein vorbestimmter Abschnitt der auf dem Widerstand ausgebildeten Salizid-Schicht nicht abgedeckt ist, um ein drittes Kontaktloch auszubilden, wodurch ein vorbestimmter Abschnitt der auf der oberen Dummy-Kondensatorelektrode ausgebildeten Salizid-Schicht nicht abgedeckt ist. Eine Leitfähigkeitsschicht wird dann auf der isolierenden Zwischen­ schicht ausgebildet, um die ersten, zweiten und dritten Kontaktlöcher zu füllen. Die Leitfähigkeitsschicht wird dann strukturiert bzw. bemustert, um eine erste Metallei­ tung, welche den Widerstand mit der oberen Blind- bzw. Dummy-Kondensatorelek­ trode über die ersten und dritten Kontaktlöcher verbindet, und eine zweite Verbin­ dungsschicht auszubilden, die über das zweite Kontaktloch mit der Salizid-Schicht in Kontakt kommt, die auf dem Widerstand ausgebildet ist.
Man wird die Aufgaben und anderen Vorteile der vorliegenden Erfindung an Hand der Struktur erkennen und erzielen, die in der nachfolgenden Beschreibung und deren Patentansprüchen sowie in den beigefügten Zeichnungen detailliert und in beispielhafter Weise dargelegt wird. Außerdem soll die vorstehende allgemeine Beschreibung und die nachfolgende detaillierte Beschreibung in beispielhafter und erläuternder Weise aufgefaßt werden, dazu gedacht, die beanspruchte Erfindung ausführlicher zu erläutern.
Die beigefügten Zeichnungen, die einem besseren Verständnis der vorliegenden Erfindung dienen, in der Beschreibung eingeschlossen sind und einen Teil derselben darstellen, erläutern Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären.
Fig. 1A, 1B und 1C sind Querschnittsansichten, die ein Verfahren zur Herstellung eines analogen Halbleiterbauelements zeigen, das einen Poly­ silizium-Widerstand gemäß einer Ausführungsform der vorlie­ genden Erfindung aufweist.
Fig. 2 stellt ein äquivalentes Schaltschema des Polysilizium-Wider­ standes gemäß der Ausführungsform der vorliegenden Erfin­ dung dar.
Fig. 3 ist eine Querschnittsansicht eines herkömmlichen analogen Halbleiterbauelements, das einen Polysilizium-Widerstand aufweist.
Fig. 4 stellt ein äquivalentes Schaltschema des Abschnittes B aus Fig. 3 dar.
Nachfolgend wird ausführlich Bezug genommen auf bevorzugte Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den beigefügten Figuren dar­ gestellt sind. Aus Gründen der Klarheit werden in allen Figuren einheitliche Kompo­ nenten-Bezugszeichen verwendet.
Die Fig. 1A, 1B und 1C sind Querschnittsansichten, die ein Verfahren zur Her­ stellung eines analogen Halbleiterbauelements zeigen, das einen Polysilizium-Wider­ stand gemäß einer erfindungsgemäßen Ausführungsform aufweist. In Fig. 1A ist eine Feldoxidschicht 20 auf einem Halbleitersubstrat 10 unter Verwendung eines Verfahrens zur lokalen Oxidation von Silizium (LOCOS bzw. Local Oxidation of Silicon) ausgebildet, um einen aktiven Bereich A vorzugeben. Eine isolierende Schicht und eine Polysiliziumschicht werden anschließend auf dem Substrat gebildet und dann bemustert bzw. strukturiert, um eine Gateisolationsschicht 30 und einen Gate- bzw. Steueranschluß 41 auf dem aktiven Bereich A zu bilden, einen Polysilizi­ um-Widerstand 42 auf der Feldoxidschicht 20 sowie eine untere Kondensatorelek­ trode (nicht gezeigt) auf einem vorbestimmten Abschnitt des Substrates.
Störstellen werden in den aktiven Bereich A implantiert, und zwar auf beiden Seiten des Gates 41, um Sourcebereiche und Drainbereiche 50a und 50b zu bilden. Eine isolierende Schicht und eine Polysiliziumschicht werden anschließend auf der gesamten Oberfläche des Substrates gebildet und dann bemustert bzw. strukturiert, um so eine isolierende Kondensatorschicht und eine obere Kondensatorelektrode (nicht gezeigt) auf der unteren Kondensatorelektrode (nicht gezeigt) sowie eine isolierende Kondensatorschicht 60 und eine obere Dummy-Kondensatorelektrode 70 auf einem vorbestimmten Abschnitt des Polysilizium-Widerstandes 42 auszubilden.
Danach wird eine isolierende Schicht auf der gesamten Oberfläche des Substrates gebildet und durch anisotropes Deckschichtätzen geätzt, um die Oberfläche des Gates 41 und der oberen Dummy-Kondensatorelektrode 70 freizulegen. Dadurch wird eine isolierende Abstandsschicht 80 auf beiden Seitenwänden des Gates 41, des Polysilizium-Widerstandes 42 und der oberen Dummy-Kondensatorelektrode 70 gebildet. Eine Salizid-Schicht 90a-90f wird selektiv auf den Sourcebereichen und Drainbereichen 50a und 50b, dem Gate 41, den freiliegenden Abschnitten des Polysilizium-Widerstandes 42 bzw. der oberen Dummy-Kondensatorelektrode 70 gebildet. Hierbei dienen die isolierende Kondensatorschicht 60 und die obere Dummy-Kondensatorelektrode 70, die auf einem vorbestimmten Abschnitt des Polysilizium-Widerstandes 42 ausgebildet sind, als Barriere bzw. Trennschicht für den Polysilizium-Widerstand 42, wenn die Salizid-Schicht selektiv ausgebildet wird. Somit wird die Salizid-Schicht 90d und 90e nur auf dem nicht abgedeckten Abschnitt des Polysilizium-Widerstandes 42 gebildet.
In Fig. 1B wird eine isolierende Zwischenschicht 100 auf der gesamten Oberfläche des Substrates ausgebildet und dann selektiv geätzt, um einen vorbestimmten Ab­ schnitt der Salizid-Schicht 90a-90f freizulegen, um Kontaktlöcher 110a, 110b, 110c, 110d und 200 auszubilden. In Fig. 1C wird dann eine Metallschicht abge­ schieden, um die Kontaktlöcher 110a bis 110d und 200 zu füllen, und wird dann bemustert bzw. strukturiert, um Metallverbindungsschichten 120a, 120b, 120d und eine metallene Verbindungsschicht 300 auszubilden und so eine Seite des Polysilizi­ um-Widerstandes 42 mit der oberen Dummy-Kondensatorelektrode 70 elektrisch bzw. leitend zu verbinden.
Fig. 2 ist ein äquivalentes Schaltschema eines Abschnittes B aus Fig. 1. Die obere Dummy-Kondensatorelektrode 70 ist elektrisch mit einer Seite des Polysilizium- Widerstandes 42 verbunden und stellt so für den Polysilizium-Widerstand 42 eine parasitäre Kapazität Cp dar.
Gemäß der zuvor beschriebenen Ausführungsform der vorliegenden Erfindung dienen die isolierende Kondensatorschicht und die obere Dummy-Kondensatorelek­ trode, die auf einem vorbestimmten Abschnitt des Polysilizium-Widerstandes ausgebildet sind, als Trennschicht für den Polysilizium-Widerstand, wenn die Salizid-Schicht selektiv ausgebildet wird. Außerdem ist die obere Dummy-Kondensa­ torelektrode mit einer Seite des Polysilizium-Widerstandes verbunden, um für den Polysilizium-Widerstand eine parasitäre Kapazität darzustellen. Folglich ändert sich der Widerstand des Polysilizium-Widerstandes nicht mit der Spannung. Als ein Ergebnis wird der Betrieb des Bauelements stabilisiert und die Zuverlässigkeit des Halbleiterbauelements verbessert.
Während in der zuvor genannten Ausführungsform der Polysilizium-Widerstand und die untere Kondensatorelektrode gleichzeitig bemustert bzw. strukturiert werden, wenn die Gateelektrode ausgebildet wird, ist es auch möglich, zunächst den Polysili­ zium-Widerstand und die untere Kondensatorelektrode auszubilden, gleichzeitig die Gateisolationsschicht und die isolierende Kondensatorschicht auszubilden und dann gleichzeitig die obere Kondensatorelektrode und die Gateelektrode auszubilden.
Der Fachmann wird erkennen, daß an dem erfindungsgemäßen analogen Halbleiter­ bauelement und an dem Verfahren zu dessen Herstellung zahlreiche Abänderungen und Variationen vorgenommen werden können, ohne von der Lösungsidee oder dem Schutzbereich der vorliegenden Erfindung abzuweichen. Somit ist es beabsichtigt, daß die vorliegende Erfindung auch solche Abänderungen und Variationen dieser Erfindung abdeckt, vorausgesetzt, daß diese innerhalb des Schutzbereiches der beigefügten Patentansprüche oder in deren Äquivalenzbereich liegen.
Die Erfindung betrifft ein analoges Halbleiterbauelement, das eine selbstabgegliche­ ne Silizidschicht (Salizid) aufweist, sowie ein Verfahren zu dessen Herstellung. Eine Isolationsschicht wird auf einem Halbleitersubstrat ausgebildet, um einen aktiven Bereich vorzugeben, und ein Widerstand wird auf der Isolationsschicht gebildet. Eine isolierende Kondensatorschicht und eine obere Dummy-Kondensatorelektrode werden auf einem vorbestimmten Abschnitt des Widerstandes gebildet und eine Salizid-Schicht wird selektiv auf der oberen Dummy-Kondensatorelektrode und freiliegenden bzw. nicht abgedeckten Abschnitten des Widerstandes gebildet. Die obere Dummy-Kondensatorelektrode und eine Seite des freiliegenden Abschnittes des Widerstandes sind elektrisch miteinander verbunden, um so das analoge Halblei­ terbauelement zu bilden.

Claims (4)

1. Analoges Halbleiterbauelement, mit den folgenden Merkmalen:
  • - einer Trenn- bzw. Isolationsschicht (20), die auf einem Halbleitersubstrat (10) ausgebildet ist, um einen aktiven Bereich (A) vorzugeben,
  • - einem Widerstand (42), der auf der Trenn- bzw. Isolationsschicht (20) ausge­ bildet ist,
  • - einer isolierenden Kondensatorschicht (60) und einer oberen Dummy-Konden­ satorelektrode (70), die auf einem vorbestimmten Abschnitt des Widerstands (42) ausgebildet sind, und
  • - einer selbstabgeglichenen bzw. ausgerichteten Silizidschicht (Salizid-Schicht; 90a-90f), die selektiv auf der oberen Dummy-Kondensatorelektrode (70) und nicht abgedeckten bzw. freigelegten Abschnitten (90d, 90e) des Widerstandes (42) ausgebildet ist, wobei
  • - die obere Dummy-Kondensatorelektrode (70) und eine Seite (90d) der nicht abgedeckten Abschnitte des Widerstandes (42) elektrisch miteinander verbun­ den sind.
2. Analoges Halbleiterbauelement nach Anspruch 1, bei dem der Widerstand (42) ein Polysilizium-Widerstand bzw. ein Widerstand aus polykristallinem Silizium ist.
3. Verfahren zur Herstellung eines analogen Halbleiterbauelements, wobei
  • - eine Trenn- bzw. Isolationsschicht (20) auf einem Halbleitersubstrat (10) ausgebildet wird, um einen aktiven Bereich (A) vorzugeben,
  • - ein Widerstand (42) auf einem vorbestimmten Abschnitt der Trenn- bzw. Isolationsschicht (20) ausgebildet wird,
  • - eine isolierende Kondensatorschicht (60) und eine obere Dummy-Kondensator­ elektrode (70) auf einem vorbestimmten Abschnitt des Widerstandes (42) ausgebildet werden; und
  • - eine selbstabgeglichene bzw. ausgerichtete Silizidschicht (Salizid-Schicht; 90a-90f) selektiv auf der oberen Dummy-Kondensatorelektrode (70) und nicht abgedeckten Abschnitten des Widerstandes (42) ausgebildet wird, welches Verfahren die folgenden Schritt umfaßt:
  • - eine isolierende Zwischenschicht (100) wird auf dem Substrat (10) ausgebildet;
  • - die isolierende Zwischenschicht (100) wird geätzt, um erste und zweite Kon­ taktlöcher (110c, 110d) zu bilden, damit vorbestimmte Abschnitte der Salizid- bzw. Silizid-Schicht (90d, 90e), die auf dem Widerstand (42) ausgebildet ist, nicht abgedeckt sind, sowie ein drittes Kontaktloch (200), damit ein vorbe­ stimmter Abschnitt der Silizid- bzw. Salizid-Schicht (90f), die auf der oberen Dummy-Kondensatorelektrode (70) ausgebildet ist, nicht abgedeckt ist;
  • - eine Leitfähigkeitsschicht wird auf der isolierenden Zwischenschicht (100) gebildet, um die ersten, zweiten und dritten Kontaktlöcher (110c, 110d, 200) zu füllen; und
  • - die Leitfähigkeitsschicht wird bemustert bzw. strukturiert, um eine erste Verbindungsschicht (300) zu bilden, die den Widerstand (42) mit der Dummy- Kondensatorelektrode (70) über die ersten und dritten Kontaktlöcher (110c, 200) verbindet, sowie eine zweite Verbindungsschicht (120d), die über das zweite Kontaktloch (100) mit der Silizid- bzw. Salizid-Schicht (90e) in Kontakt kommt, die auf dem Widerstand (42) ausgebildet ist.
4. Verfahren zur Herstellung eines analogen Halbleiterbauelements nach Anspruch 3, bei dem der Widerstand (42) aus Polysilizium bzw. polykristallinem Silizium gebildet ist.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209278B1 (ko) 1995-12-30 1999-07-15 김영환 반도체 소자의 폴리레지스터 구조 및 그 제조방법
KR19980057003A (ko) * 1996-12-30 1998-09-25 김영환 반도체 메모리 디바이스 및 그 제조방법
KR100257079B1 (ko) * 1997-12-05 2000-05-15 김영환 반도체소자 및 이의 제조방법
KR100258203B1 (ko) 1997-12-29 2000-06-01 김영환 아날로그 반도체 소자의 제조방법
US6090678A (en) * 1998-06-05 2000-07-18 Analog Devices, Inc. I. C. thin film processing and protection method
US6177339B1 (en) * 1998-08-27 2001-01-23 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry
US6395623B1 (en) * 1998-08-27 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions
TW429411B (en) * 1998-12-21 2001-04-11 Toshiba Corp Semiconductor device and its manufacture
US6184081B1 (en) 1999-10-08 2001-02-06 Vanguard International Semiconductor Corporation Method of fabricating a capacitor under bit line DRAM structure using contact hole liners
US6294448B1 (en) 2000-01-18 2001-09-25 Taiwan Semiconductor Manufacturing Company Method to improve TiSix salicide formation
US6426249B1 (en) * 2000-03-16 2002-07-30 International Business Machines Corporation Buried metal dual damascene plate capacitor
US8183619B1 (en) 2000-03-30 2012-05-22 Chang Mark S Method and system for providing contact to a first polysilicon layer in a flash memory device
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
US6472942B1 (en) * 2000-08-21 2002-10-29 Em (Us) Design, Inc. Parasitically compensated resistor for integrated circuits
KR100358144B1 (ko) * 2000-12-30 2002-10-25 주식회사 하이닉스반도체 아날로그 소자의 제조 방법
JP2002280459A (ja) 2001-03-21 2002-09-27 Kawasaki Microelectronics Kk 集積回路の製造方法
US6406956B1 (en) * 2001-04-30 2002-06-18 Taiwan Semiconductor Manufacturing Company Poly resistor structure for damascene metal gate
KR100429372B1 (ko) * 2001-06-30 2004-04-29 주식회사 하이닉스반도체 반도체 소자의 아날로그 커패시터 제조 방법
KR100446309B1 (ko) * 2002-11-14 2004-09-01 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법
JP4546054B2 (ja) * 2003-08-29 2010-09-15 パナソニック株式会社 半導体装置の製造方法
US20050130383A1 (en) * 2003-12-10 2005-06-16 International Business Machines Corporation Silicide resistor in beol layer of semiconductor device and method
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
US20060057813A1 (en) * 2004-09-15 2006-03-16 Cheng-Hsiung Chen Method of forming a polysilicon resistor
KR100824532B1 (ko) * 2006-12-11 2008-04-22 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
KR100958630B1 (ko) 2007-12-31 2010-05-20 주식회사 동부하이텍 반도체 소자의 제조방법
KR20100076256A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 Ｐｉｐ 커패시터의 제조 방법
JP2010283310A (ja) * 2009-06-08 2010-12-16 Panasonic Corp 半導体装置およびその製造方法
US8482078B2 (en) 2011-05-10 2013-07-09 International Business Machines Corporation Integrated circuit diode
JP2012248814A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体装置およびその製造方法
KR102302597B1 (ko) 2015-09-10 2021-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2019021659A (ja) * 2017-07-11 2019-02-07 キヤノン株式会社 半導体装置および機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177453A (ja) * 1987-01-16 1988-07-21 Sony Corp 半導体装置
US5134088A (en) * 1990-04-27 1992-07-28 Digital Equipment Corporation Precision resistor in self-aligned silicided mos process
JPH05109983A (ja) * 1991-10-18 1993-04-30 Ricoh Co Ltd 半導体装置とその製造方法
JP2874550B2 (ja) * 1994-04-21 1999-03-24 日本電気株式会社 半導体集積回路装置
US5618749A (en) * 1995-03-31 1997-04-08 Yamaha Corporation Method of forming a semiconductor device having a capacitor and a resistor
JP3719618B2 (ja) * 1996-06-17 2005-11-24 松下電器産業株式会社 半導体装置及びその製造方法

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