DE4332074C2 - Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und ein Verfahren zu ihrer Herstellung und insbesondere einen dyna­ mischen Speicher mit wahlfreiem Zugriff (DRAM) sowie dessen Her­ stellungsverfahren.
Werden Halbleitereinrichtungen mit höherem Integrationsgrad herge­ stellt, so muß eine Vielzahl besonderer Anforderungen erfüllt werden. So ist es z. B. bei hochintegrierten DRAM′s erforderlich, eine Isolation zwi­ schen benachbarten Elementen sowie eine vergrößerte Kapazität vorzuse­ hen.
Beispielsweise kann mit Hilfe der sogenannten SOI-Technik (Silicon-on- Insulator-Technik) in einfacher Weise eine Isolation zwischen den benach­ barten Elementen unter gleichzeitiger Verbesserung der Elementeigen­ schaften erreicht werden.
Bei der SOI-Technik wird ein Transistor auf einer Halbleiterschicht gebil­ det, die oberhalb einer Isolationsschicht liegt. Bei der allgemeinsten SOI- Struktur befindet sich eine einkristalline Siliziumschicht auf einem Silizi­ umoxidfilm.
Die SOI-Technik ermöglicht die Herstellung hochintegrierter Schaltungen mit ausgezeichnetem Betriebsverhalten, da diese Technik die Entstehung parasitärer Elemente verhindert, die üblicherweise in integrierten Schal­ tungen vorhanden sind, welche sich auf großen Halbleitern befinden.
Bei einem auf einem großen Siliziumsubstrat befindlichen MOS Transistor liegt eine parasitäre Kapazität zwischen dem Substrat und den Source- Drain-Bereichen. Darüber hinaus ist nicht ausgeschlossen, daß ein Durchschlag an den Source-Drain-Bereichen und dem Substratbereich auftreten kann.
Befindet sich ein CMOS Transistor auf einem großen Siliziumsubstrat, so kann es auch zu einem Einrastphänomen (latch-up phenomenon) kom­ men, und zwar bei einem parasitären Bipolartransistor, der sich infolge von N-Kanal und P-Kanal Transistoren in benachbarten Wannen bildet.
Auf der anderen Seite reduziert die SOI-Struktur parasitäre Elemente be­ trächtlich und erhöht die Widerstandskraft gegen Sperrschicht-Durch­ brüche. Aus diesem Grunde wird die SOI-Technik bevorzugt für die Her­ stellung hochintegrierter Einrichtungen verwendet.
Aus der DE 40 38 114 A1 ist bereits ein Halbleiterspeicher bekannt, bei dem auf einem Substratbereich eines ersten Leitfähigkeitstyps eine Isolationsschicht vor­ gesehen ist. Ein Graben innerhalb des hochkonzentrierten Substratbereichs ragt durch einen vorbestimmten Bereich der Isolationsschicht hindurch. Auf der Isolationsschicht und einer weiteren Isolationsschicht, die die Substratoberflä­ che im Grabenbereich überdeckt, ist eine Schicht vom zweiten Leitfähigkeitstyp angeordnet, in der Source- und Drain-Bereiche vorgesehen sind, zwischen de­ nen ein Transistor-Kanalbereich ausgebildet ist. Über dem Kanalbereich ist durch eine Gate-Isolationsschicht getrennt eine Gate-Elektrode angeordnet, und mit einer Zwischenisolationsschicht abgedeckt.
Ein Kondensator-Speicherknoten ist innerhalb des Grabens auf einem die Gra­ benwand bedeckenden ersten dielektrischen Film vorgesehen. Der Kondensator- Speicherknoten weist dabei einen Teil, der innerhalb des Grabens unterhalb des Source-Bereichs zu liegen kommt, und einen anderen Teil auf, der sich bis zu einem vorbestimmten Bereich oberhalb der Isolationsschicht erstreckt. Eine Kondensatorplattenelektrode ist mit einem dazwischen liegenden zweiten dielek­ trischen Film auf dem Kondensator-Speicherknoten ausgebildet.
Der Erfindung liegt die Aufgabe zugrunde, eine weitere Halbleiterspeicherein­ richtung bereitzustellen, die insbesondere bei guten Elementeigenschaften zur Höchstintegration geeignet ist und ein stabiles Betriebsverhalten zeigt. Darüber hinaus soll ein Verfahren zur Herstellung einer derartigen Halbleiterspei­ chereinrichtung angegeben werden.
Erfindungsgemäß wird diese Aufgabe durch die Halbleiterspeichereinrichtung nach Anspruch 1 sowie durch das Verfahren nach Anspruch 5 gelöst.
Durch die vorliegende Erfindung wird eine Halbleiterspeichereinrichtung, insbe­ sondere eine Speicherzelle eines DRAM geschaffen, bei der die Eigenschaften des Transistors der DRAM-Zelle verbessert sind, da das Transistor-Gate inner­ halb der Isolationsschicht begraben ist, die sich auf dem Halbleitersubstrat be­ findet. Die DRAM-Zellenstruktur nach der Erfindung weist darüber hinaus eine vergrößerte Kapazität auf, da die Kondensatorstruktur zwei parallel zu einander geschaltete Kondensatoren enthält.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher be­ schrieben. Es zeigen:
Fig. 1 eine Draufsicht auf eine DRAM Zellenstruktur in Übereinstim­ mung mit der Erfindung,
Fig. 2 einen Querschnitt durch die DRAM Zellenstruktur nach Fig. 1,
Fig. 3 ein Schaltungsdiagramm einer Ersatzschaltung der DRAM Zellen­ struktur nach Fig. 2 und
Fig. 4a bis 4f Querschnittsdarstellungen der DRAM Zellenstruktur nach Fig. 2 unterschiedlichen Herstellungsschritten zur Erläuterung des Herstellungsverfahrens dieser Struktur.
Die Fig. 1 zeigt eine Draufsicht auf eine DRAM Zellenstruktur nach einem Ausführungsbeispiel der Erfindung. Dabei sind in Fig. 1 zwei Einheits­ speicherzellen dargestellt, die jeweils aus einem Transistor und einem Kondensator bestehen und so einander gegenüberliegend angeordnet sind, daß ihre Transistoren einen gemeinsamen Drain-Bereich aufweisen, der unterhalb eines Bitleitungskontakts liegt, der in Fig. 1 mit den Be­ zugszeichen 41 versehen ist.
Die Fig. 2 zeigt einen Querschnitt entlang der Linie A-A′ von Fig. 1.
Wie die Fig. 2 erkennen läßt, befindet sich die DRAM Zelle nach der Erfin­ dung auf einem Halbleitersubstrat, das einen hochdotierten Bereich auf­ weist, beispielsweise einen p⁺-Typ Substratbereich 100, der einen oberen Teil des Substrats bildet. Eine p--Epitaxie-Siliziumschicht 21 befindet sich auf dem p⁺-Typ Substratbereich 100, während Gräben 101 in vorbestimm­ ten Bereichen der p--Epitaxie-Siliziumschicht 21 und dem p⁺-Typ Sub­ stratbereich 100 gebildet sind.
Jeder Zellentransistor wird durch folgende Elemente aufgebaut: ein Gate 25 (Wortleitung), welches begraben ist und in einem vorbestimmten Be­ reich einer Isolationsschicht 23 liegt, welche sich auf der p--Epitaxie-Silizi­ umschicht 21 befindet; einen Gate-Isolationsfilm 29A auf dem Gate 25; ei­ nen Kanalbereich 47 auf dem Gate-Isolationsfilm 29A; sowie einen Drain- Bereich 27 und einen Source-Bereich 31A, die jeweils dadurch erhalten werden, daß eine auf der Isolationsschicht 23 liegende n-Typ Silizium­ schicht in vorbestimmten Bereichen mit Verunreinigungen dotiert wird.
Jeder Zellenkondensator enthält einen ersten Kondensator und einen zweiten Kondensator, der mit dem ersten Kondensator parallel geschaltet ist. Der erste Kondensator wird durch den Teil des Substratbereichs 100 gebildet, der um jeden entsprechenden Graben 101 herum liegt, durch ei­ nen ersten dielektrischen Film 29B an der inneren Wand des Grabens 101 sowie durch einen Kondensatorspeicherknoten 31B, gebildet an der Schicht, durch die Drain 27 und Source 31A eines jeden zugehörigen Zel­ lentransistors erhalten werden. Dagegen wird der zweite Kondensator durch den Kondensatorspeicherkonten 31B, einen zweiten dielektrischen Film 33 auf dem Kondensatorspeicherknoten 31B sowie durch eine Kon­ densatorplattenelektrode 35 erhalten, die auf dem zweiten dielektrischen Film 33 liegt.
Der Source-Bereich 31A eines jeden Zellentransistors und der Kondensa­ torspeicherkonten 31B des jeweils zugehörigen Zellenkondensators sind durch eine einzige Schicht realisiert, wie die Fig. 2 erkennen läßt. Der Source-Bereich 31A wird dabei durch den Schichtbereich gebildet, der sich von einem Seitenteil des Gates 25 bis zum oberen Teil des Grabens 101 erstreckt, wobei der genannte Schichtbereich oberhalb des Gates 25 zu liegen kommt, während der Kondensatorspeicherknoten 31B durch denjenigen Schichtbereich realisiert wird, der sich ausgehend von der Iso­ lationsschicht 23 bis zum unteren Teil des Grabens 101 unterhalb der Iso­ lationsschicht 23 erstreckt.
Auf dem Drain 27 des Transistors befindet sich eine Bitleitung 39, die mit dem Drain 27 durch eine Kontaktöffnung hindurch verbunden ist, welche sich in einer Isolationsschicht 37 befindet.
Die Fig. 3 zeigt ein Schaltungsdiagramm einer Ersatzschaltung der DRAM Zelle nach der vorliegenden Erfindung. Gemäß Fig. 3 sind der er­ ste und der zweite Kondensator parallel zueinander geschaltet. Wie bereits erwähnt, enthalten der erste und der zweite Kondensator den Kondensa­ torspeicherknoten 31B gemeinsam, der durch die Schicht gebildet wird, die auch zur Bildung des Source-Bereichs 31A dient. Gemäß Fig. 3 gehö­ ren also zum ersten Kondensator der Substratbereich 100 und der Kon­ densatorspeicherknoten 31B, während zum zweiten Kondensator die Plat­ tenelektrode 35 und der Kondensatorspeicherknoten 31B gehören.
Die Fig. 4a bis 4f zeigen in unterschiedlichen Stufen die Herstellung ei­ ner DRAM Zelle nach der vorliegenden Erfindung.
Zunächst wird gemäß Fig. 4a im oberen Bereich eines Halbleitersub­ strats ein mit Verunreinigungen dotierter Bereich hoher Konzentration er­ zeugt, beispielsweise ein p⁺-Typ Halbleiterbereich 100, wobei dieser Be­ reich wenigstens eine Dicke von 1 µm aufweist. Durch einen Aufwachsvor­ gang wird dann auf dem p⁺-Typ Halbleiterbereich 100 eine p--Epitaxie-Sili­ ziumschicht 21 gebildet. Anschließend wird auf die p--Epitaxie-Sillzium­ schicht 21 eine Isolationsschicht 23 aufgebracht.
Als Isolationsschicht 23 kann ein einzelner Oxidfilm verwendet werden. Die Isolationsschicht 23 kann aber auch aus einem mehrschichtigen Film bestehen, der beispielsweise einen Oxidfilm und einen mit Verunreinigun­ gen dotierten Oxidfilm auf dem zuerstgenannten Oxidfilm enthält. Der mit Verunreinigungen dotierte Oxidfilm kann dadurch erhalten werden, daß auf dem zuerstgenannten Oxidfilm ein Film aus Phosphorsilikatglas (PSG) aufgebracht oder dotiertes Polysilizium niedergeschlagen wird.
Sodann wird die Isolationsschicht 23 mit Photoresist PR abgedeckt. Der Photoresist PR wird auf photolithografischem Wege strukturiert, um ein Muster für die Wortleitung zu erhalten. Unter Verwendung des Photore­ sistmusters als Maske wird dann die Isolationsschicht 23 anisotrop ge­ ätzt, um in vorbestimmten Bereichen Raum für die Wortleitungen zu er­ halten. Beim anisotropen Ätzen können die vorbestimmten Bereiche der Isolationsschicht 23 vollständig entfernt werden, um die Oberfläche der p-- Epitaxie-Siliziumschicht 21 freizulegen, oder teilweise entfernt werden, so daß Bereiche mit vorbestimmter Dicke verbleiben.
Wird der Ätzprozeß so ausgeführt, daß die Oberfläche der p--Epitaxie-Sili­ ziumschicht 21 freiliegt, erfolgt ein zusätzlicher Oxidationsprozeß zur Bil­ dung eines dünnen Oxidfilms 23A auf der freiliegenden Oberfläche der p-- Epitaxie-Siliziumschicht 21.
Sodann wird auf die Isolationsschicht 23 eine dotierte Polysiliziumschicht aufgebracht, die anschließend zurückgeätzt wird, so daß sie wieder ver­ schwindet, allerdings als begrabene Schicht in den Wortleitungsbereichen oberhalb der Schichten 23A verbleibt, wie die Fig. 6B erkennen läßt. Je­ der begrabene Teil der Polysiliziumschicht bildet eine Wortleitung 25 (Ga­ te).
Wie die Fig. 4c zeigt, werden in einem weiteren Schritt die Isolations­ schicht 23, die p--Epitaxie-Siliziumschicht 21 und der p⁺-Typ Halbleiter­ bereich 100 geätzt, um Gräben 101 zu erhalten. Ein jeder dieser Gräben be­ findet sich seitlich in der Nähe einer jeweiligen Wortleitung 25 sowie im Ab­ stand zu ihr. Dabei kommen zwischen jeweils zwei Gräben 101 zwei Wort­ leitungen 25 zu liegen.
Jeder der Gräben 101 weist eine Tiefe auf, die in Übereinstimmung mit der gewünschten Kapazität eingestellt wird. Sie sollten wenigstens eine solche Tiefe aufweisen, daß die Gräben in Kontakt mit dem p⁺-Typ Halbleiterbe­ reich 100 kommen.
Auf die gesamte freiliegende Oberfläche der so erhaltenen Struktur wird dann nach Bildung der Gräben 101 ein erster dielektrischer Film 29 nie­ dergeschlagen, der eine sehr geringe Dicke aufweist. Der erste dielektri­ sche Film 29 dient als Gate-Isolationsfilm 29A auf jedem Gate 25 (Wortlei­ tung) sowie als dielektrischer Film 29B für den ersten Kondensator in je­ dem Grabenbereich.
Die Isolationsschicht 23 und der dielektrische Film 29 können z. B. aus demselben Material bestehen.
Sodann wird n--Polysilizium auf die freiliegende Oberfläche der so erhalte­ nen Struktur bzw. auch auf den verbleibenden dielektrischen Film 29 auf­ gebracht, um eine n--Siliziumschicht 31 zu erhalten, wie die Fig. 6d er­ kennen läßt. Danach wird die n--Siliziumschicht 31 mit Verunreinigungen dotiert, und zwar in allen Bereichen mit Ausnahme derjenigen Bereiche, in denen Gate-Kanäle oberhalb der Gates (Wortleitungen) zu liegen kommen, so daß sich der gemeinsame Drain 27 der Transistoren und die leitfähige Schicht 31 bilden, wobei die leitfähige Schicht 31 den Source-Bereich ei­ nes jeden Transistors und den Speicherknoten eines jeden Kondensators enthält.
Zur Dotierung der n--Siliziumschicht 31 mit Verunreinigungen können Ionen in diese Schicht 31 implantiert werden, und zwar nachdem Teile der n--Siliziumschicht, die oberhalb der Wortleitungen (Gates) liegen, durch Photoresist maskiert bzw. abgedeckt worden sind. Weisen die Gräben eine große Tiefe auf, so wird die Ionenimplantation aufgeteilt, und zwar in die bekannte vertikale Ionenimplantation für den Oberflächenbereich der Iso­ lationsschicht 23 und in eine schräge Ionenimplantation für die Graben­ bereiche.
Dort, wo die unterhalb der n--Siliziumschicht 31 liegende Isolations­ schicht 23 PSG oder dotiertes Polysilizium enthält, diffundieren die Ver­ unreinigungsionen im PSG bzw. im dotierten Polysilizium in die n--Silizi­ umschicht 31, was durch einen Diffusionsprozeß bewirkt wird, so daß auf diese Weise die Schicht 31 mit Verunreinigungen dotiert wird. In diesem Fall erfolgt die Verunreinigungsdotierung in selbstablaufender Weise für alle Bereiche mit Ausnahme der Gate-Kanalbereiche, die oberhalb der Wortleitungen (Gates) liegen. Dieser Dotierungsprozeß kann zusätzlich zum bekannten vertikalen Ionenimplantationsprozeß erfolgen, der zuvor erwähnt wurde, oder anstelle dieses Prozesses. Die schräge Ionenimplan­ tation für die Grabenbereiche erfolgt in jedem Fall.
Sodann wird die n--Siliziumschicht 31, die die Source- und Drain-Berei­ che der jeweiligen Transistoren und die Speicherknoten der jeweiligen Kondensatoren bildet, auf photolithografischem Wege strukturiert, um ei­ ne vorbestimmte Struktur zu erhalten zwecks Bildung eines aktiven Be­ reichs.
In Übereinstimmung mit der vorliegenden Erfindung erfolgt die Definition eines jeden aktiven Bereichs und die Isolation zwischen benachbarten ak­ tiven Bereichen durch Strukturierung der Siliziumschicht, durch die die Source- und Drain-Bereiche der jeweiligen Transistoren und die Speicher­ knoten der jeweiligen Kondensatoren gebildet werden, und zwar ohne zu­ sätzliche Elementisolationsprozesse, wie sie bei konventionellen Verfah­ ren erforderlich sind.
Auf die gesamte freiliegende Oberfläche der so erhaltenen Struktur wird anschließend ein zweiter dielektrischer Film 33 aufgebracht, der ebenfalls eine nur geringe Dicke aufweist. Sodann wird auf dem zweiten dielektri­ schen Film 33 eine dotierte Polysiliziumschicht als leitfähige Schicht ge­ bildet, die als Kondensatorplattenelektrode 35 verwendet wird.
Entsprechend der Fig. 4e wird die dotierte Polysiliziumschicht weiterhin strukturiert, um eine gewünschte Form für die Kondensatorplattenelek­ trode 35 zu erhalten.
Teile des zweiten dielektrischen Films 33, die nach der Strukturierung der Kondensatorplattenelektrode 35 freiliegen, können weggeätzt werden oder stehenbleiben. In Fig. 4e ist dargestellt, daß die freigelegten Teile des zweiten dielektrischen Films 33 weggeätzt worden sind.
In einem weiteren Verfahrensschritt wird dann auf die gesamte freiliegen­ de Oberfläche der so erhaltenen Struktur eine Isolationsschicht 37 aufge­ bracht.
Gemäß Fig. 4f wird diese Isolationsschicht 37 in einem vorbestimmten Bereich selektiv geätzt, um eine Bitleitungs-Kontaktöffnung zu erhalten, die den gemeinsamen Drain 27 der Transistoren freilegt. Auf die gesamte Oberfläche der sich so ergebenen Struktur wird dann zur Bildung einer elektrisch leitfähigen Materialschicht dotiertes Polysilizium, ein dotiertes Polycid (dotiertes Polysilizium + Silicid) oder dotiertes Aluminium nieder­ geschlagen. Danach wird die leitfähige Materialschicht strukturiert, um die Bitleitung 39 mit gewünschter Form zu erhalten. Damit liegt eine DRAM Zelle nach der Erfindung vor.
Durch den oben beschriebenen erfindungsgemäßen Aufbau wird erreicht, daß das eingangs erwähnte "Kantenphänomen" nicht mehr auftritt, und daß sich kein sogenannter "Rückkanal"-Transistor mehr bilden kann, und zwar auch dann nicht, wenn der DRAM Transistor auf einer Isolations­ schicht liegt, wie dies andernfalls bei der konventionellen SOI-Technik möglich ist. Somit lassen sich die Elementeigenschaften der Zellenstruk­ tur weiter verbessern.
In Übereinstimmung mit der Erfindung wird eine Kondensatorstruktur ge­ schaffen, die einen gemeinsamen Speicherknoten an der inneren Wand ei­ nes Grabens aufweist sowie zwei Plattenelektroden, die parallel zueinan­ der geschaltet sind, also ein Substrat und eine Polysiliziumschicht auf dem Speicherknoten und gegenüber diesem durch einen zweiten dielektri­ schen Film getrennt. Substrat und Polysiliziumschicht liegen somit eben­ falls parallel. Zwischen gemeinsamen Speicherknoten und Substrat befin­ det sich der erste dielektrische Film. Mit einer derartigen Kondensator­ struktur läßt sich die Kapazität pro Einheitskondensatorbereich maxi­ mieren.
Ferner sind nach der Erfindung Source und Drain sowie der Gate-Kanal ei­ nes jeden Transistors als auch der Kondensatorspeicherknoten durch eine einzige gemeinsame Schicht gebildet. Es wird somit ein nur minimaler In­ formationsübertragungsweg erhalten, was die Gesamtstruktur und deren Herstellung erheblich vereinfacht.
Nach der Erfindung kann darüber hinaus leicht ein aktiver Bereich, in wel­ chem Elemente gebildet werden sollen, ohne Anwendung von Elementiso­ lationsprozessen definiert werden. Hierdurch vereinfacht sich ebenfalls die Herstellung der erfindungsgemäßen Struktur. Sie läßt sich darüber hinaus sehr klein herstellen.
Die Erfindung ermöglicht es somit, die Elementeigenschaften der Struktur zu verbessern, ihr Herstellungsverfahren zu vereinfachen, die Anzahl der Maskenschritte zu verringern und die Herstellungskosten zu senken.

Claims (14)

1. Halbleiterspeichereinrichtung mit:
  • - einem hochkonzentrierten Substratbereich (100) eines ersten Leitfähig­ keitstyps,
  • - einer epitaktischen Schicht (21) vom ersten Leitfähigkeitstyp auf dem hochkonzentrierten Substratbereich (100),
  • - einer Isolationsschicht (23) auf der epitaktischen Schicht (21),
  • - einer in einem vorbestimmten Teil der Isolationsschicht (23) begrabenen Transistor-Gate-Elektrode (25),
  • - einem Graben (101) innerhalb der epitaktischen Schicht (21) und des hochkonzentrierten Substratbereichs (100), wobei der Graben (101) durch einen vorbestimmten Bereich der Isolationsschicht (23) hin­ durchragt,
  • - einem Source-Bereich (31a) oberhalb eines Seitenteils der Gate- Elektrode (25) und des Grabens (101),
  • - einem Drain-Bereich (27) oberhalb des anderen Seitenteils der Gate- Elektrode (25),
  • - einem Transistor-Kanalbereich (47) eines zweiten Leitfähigkeitstyps unmittelbar oberhalb der Gate-Elektrode (25), wobei ein Gate- Isolationsfilm (23a) zwischen Gate-Elektrode und Transistor- Kanalbereich (47) zu liegen kommt,
  • - einem Kondensator-Speicherknoten (31B) innerhalb des Grabens (101) mit einem zwischen Grabenwand und Kondensator-Speicherknoten (31B) liegenden ersten dielektrischen Film (29B), wobei der Kondensator- Speicherknoten (31B) einen Teil aufweist, der innerhalb des Grabens (101) unterhalb des Source-Bereichs (31A) zu liegen kommt, und einen anderen Teil aufweist, der sich von dem einen Teil bis zu einem vorbe­ stimmten Bereich oberhalb der Isolationsschicht (23) erstreckt, und
  • - einer Kondensatorplattenelektrode (35) auf dem Kondensator- Speicherknoten (31B) mit einem dazwischen liegenden zweiten dielektri­ schen Film (33).
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Source-Bereich (31A), der Drain-Bereich (27), der Ka­ nalbereich (47) und der Kondensatorspeicherknoten (31B) durch eine ein­ zige, gemeinsame Schicht gebildet sind.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß der hochkonzentrierte Substratbereich (100) und der Kon­ densatorspeicherknoten (31B) mit dem dazwischenliegenden ersten dielektrischen Film (29B) einen ersten Kondensator bilden, daß der Kon­ densatorspeicherknoten (31B) und die Kondensatorplattenelektrode (35) mit dem dazwischenliegenden zweiten dielektrischen Film (33) einen zwei­ ten Kondensator bilden, und daß eine Kondensatorstruktur aus einer Pa­ rallelschaltung von erstem und zweitem Kondensator besteht und den Kondensatorspeicherknoten (31B) gemeinsam benutzt.
4. Halbleiterspeichereinrichtung nach Anspruch 1, 2 oder 3, dadurch gekenn­ zeichnet, daß eine Bitleitung (39) mit dem Drain-Bereich (27) durch eine Kontaktöffnung hindurch elektrisch verbunden ist, welche sich in einem vorbestimmten Teil einer Isolationsschicht (37) befindet, die sich sowohl auf den Transistor als auch auf dem Kondensator befindet.
5. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 1 mit folgenden Schritten:
  • - Bildung der epitaktischen Schicht (21) eines ersten Leitfähigkeitstyps auf dem hochkonzentrierten Substratbereich (100) des ersten Leitfähigkeitstyps;
  • - Bildung der Isolationsschicht (23) auf der epitaktischen Schicht (21);
  • - Entfernen eines vorbestimmten Teils der Isolationsschicht (23) durch einen anisotropen Ätzprozeß, um einen Transistor-Gate-Elektrodenbereich zu erhalten;
  • - leitfähiges Material wird im Transistor-Gate-Elektrodenbereich der Isolationsschicht (23) begraben, um die Transistor-Gate-Elektrode (25) zu erhalten;
  • - Bildung des Grabens (101) in entsprechend vorbestimmten Bereichen der Isolationsschicht (23), der epitaktischen Schicht (21) und des hochkonzentrierten Substratbereichs (100);
  • - Bildung des ersten dielektrischen Films (29A, 29B) auf der gesamt­ ten freiliegenden Oberfläche der so erhaltenen Struktur nach Herstellung des Grabens (101);
  • - Bildung einer Halbleiterschicht (31) eines zweiten Leitfähigkeitstyps auf dem ersten dielektrischen Film;
  • - Dotieren der Halbleiterschicht (31) mit Ausnahme eines Bereichs der Halbleiterschicht (31), der oberhalb der Transistor-Gate-Elektrode (25) liegt, um auf diese Weise den Transistor-Source-Bereich (31A), den Transistor-Drain-Bereich (27) und den Kondensatorspeicherknoten (31B) zu erhalten;
  • - die zweite Halbleiterschicht (31) wird strukturiert, so daß sie eine vorbestimmte Form erhält und einen aktiven Bereich bildet;
  • - Bildung des zweiten dielektrischen Films (33) auf der gesamten strukturierten Oberfläche der Halbleiterschicht (31); und
  • - Bildung einer leitfähigen Schicht (35) auf der gesamten freiliegenden Oberfläche der so erhaltenen Struktur nach Herstellung des zweiten die­ lektrischen Films (33) sowie Strukturierung der leitfähigen Schicht (35), um sie mit einem vorbestimmten Muster zu versehen und um durch sie die Kondensatorplattenelektrode zu erhalten.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim anisotropen Ätzen der vorbestimmten Teile der Isolationsschicht (23) zwecks Bildung des Transistor-Gate-Elektrodenbereichs der vorbestimm­ te Isolationsschichtbereich vollständig weggeätzt wird, so daß eine Ober­ fläche der epitaktischen Schicht (21) unterhalb des vorbestimmten Isola­ tionsschichtbereichs freiliegt.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim anisotropen Ätzen der vorbestimmten Teile der Isolationsschicht (23) zwecks Bildung des Transistor-Gate-Elektrodenbereichs der vorbestimm­ te Isolationsschichtbereich so geätzt wird, daß noch ein Teil davon mit vor­ bestimmter Dicke stehenbleibt.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ein dünner Oxidfilm (23A) auf die Oberfläche der epitaktischen Schicht (21) aufgebracht wird, die beim anisotropen Ätzen der Isolationsschicht (23) freigelegt wurde.
9. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Isolationsfilm (23) aus einem einschichtigen Film oder aus einem mehr­ schichtigen Film besteht.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Isolationsfilm ein Oxidfilm ist.
11. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Isolationsfilm (23) durch Niederschlagen eines verunreinigungsdotierten Oxidfilms oder eines dotierten Polysiliziumfilms auf einen Oxidfilm gebil­ det wird.
12. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Gate-Elektrode (25) durch Niederschlagen einer dotierten Polysilizium­ schicht auf einen Teil der Isolationsschicht (23) gebildet wird, der im Be­ reich der Gate-Elektrode liegt, wonach die dotierte Polysiliziumschicht zu­ rückgeätzt wird.
13. Verfahren nach Anspruch 5, gekennzeichnet durch die folgenden weiteren Schritte:
  • - Bildung einer weiteren Isolationsschicht (37) auf die gesamte freiliegende Oberfläche der so erhaltenen Struktur nach Herstellung der Kondensator­ plattenelektrode (35);
  • - selektives Ätzen eines vorbestimmten Teils der weiteren Isolationsschicht (37), um eine Kontaktöffnung zu erhalten, die den Drain-Bereich (27) frei­ legt; und
  • - Aufbringen von leitfähigem Material auf die gesamte Oberfläche der weiteren Isolationsschicht (37) und Strukturierung des leitfähigen Materials, um auf diese Weise eine Bitleitung (39) zu formen, die durch die Kontaktöff­ nung hindurch mit dem Drain-Bereich (27) elektrisch verbunden ist.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Bit­ leitung (39) entweder aus dotiertem Polysilizium, aus einem Polycid (do­ tiertes Polysilizium + Silicid) oder aus Aluminium hergestellt ist.
DE4332074A 1993-09-14 1993-09-21 Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung Expired - Lifetime DE4332074C2 (de)

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