JPH03171663A

JPH03171663A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH03171663A
Application number: JP1309697A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田; Toru Ozaki; 徹尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-29
Filing date: 1989-11-29
Publication date: 1991-07-25
Also published as: KR910010721A; DE4038114C2; US5119155A; DE4038114A1; KR970011054B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、’Ｆ　専体記憶装置およびその製造方法に係
り、特にトレンチ型キャパシタ構造を有するダイナミッ
ク型ＲＡＭ　（ＤＲＡＭ）に関する。

〔従来の技術〕

近年、！ｒ導体記憶装置は高集積化、大容量化の一途を
辿っており、特に１個のＭＯＳＦＥＴと１個のＭＯＳキ
ャパシタから構威されるＭＯＳダイナミックＲＡＭ　（
ＤＲＡＭ）においては、そのメモリセルの微細化への研
究が進んでいる。

このようなメモリセルの微細化に伴い、情報（電蔚）を
蓄積するヰヤバシタの面積は減少し、この粘果メモリ内
容が誤って読み出されたり、あるいはα線等によりメモ
リ内容が破壊されるソフトエラーなどが問題になってい
る。

このような問題を解決し、高集積化、大容量化をはかる
ための方法として、占有面積を増大すること１，；　＜
　、実質的にキャパシタの占有面積を拡大し、キャパシ
タ容量を増やし、蓄積電荷量を増大させるためにいろい
ろな方法が提案されている。

その１つに、次のようなトレンチ型キャパシタ横遣を有
するＤＲＡＭがある。

このＤＲＡＭは第１３図（ａ）および第１３図（ｂ）に
それぞれ十而図および断面図を示すように、シリコン基
板１の表面に溝（トレンチ）　３　（３＋、３２・・・
・・・）を形成し、このトレンチ３の内壁にｎ一型層６
（６＋，６２・・・・・・）を形成し、この表而にキャ
パシタ絶縁膜）９．プレート電極１０を順次埋め込みキ
ャパシタを形成し素子寸法を増大させることなく、キャ
パシタ面積を増大するようにしたものである。

すなわち、この構造では、ｐ型シリコン基板１表面に形
成された素子分離用のフィールド酸化膜２よって分離さ
れた素子領域内に、ｎ型層からなるソースまたはドレイ
ン領域１４と、これらの間にゲート絶縁膜１２を介して
形成されたゲート電極１３　（１３１，１３２・・・・
・・）とからなるＭＯＳＦＥＴを形成すると共に、隣接
するトレンチ３の内壁に配設され、このｎ型層からなる
ソースまたはドレイン領域１４　（１４１．１４２・・
・・・・）に接続されるｎ−型層６と、・このｎ一型層
６の表面に形成されたキャパシタ絶縁膜つと、このトレ
ンチ内に埋め込まれたプレート電極１０とからなるＭＯ
Ｓキャパシタを形成する。

このような構造では、溝の内壁をＭＯＳキャパシタとし
て利用するため、キャパシタ容量をプレーナ構造の数倍
に高めることができる。従って、かかる構成により、メ
モリセルの占有面積を縮小しても蓄積電荷量の減少を防
止することが可能となり、小型でかつ蓄積容量の大きい
ＤＲＡＭを得ることができる。

しかしながら、この構造では、隣接するメモリセルのト
レンチ３１．３２間の距離が短くなると蓄えられた情報
電荷がバンチスルーにより失われ易くなり、データに誤
りが生じることがある。

これは、例えば、一方のトレンチ３１側のｎ一型層６１
に情ｉ電荷が蓄えられ、他方のトレンチ３２のｎ一型層
６２に蓄えられる情報電荷がＯの場合に、ｎ一型層６１
の情報電荷が、他方のｎ−型層６２に移動するという現
象として現れる。そｌ２て、トレンチの深さが深いほど
、ｎ一型層６の水甲方向の拡散長も大きくなるため、実
質的に隣接するｎ一型層間の距離は近くなり、この現象
は牛し易くなる。

このため、例えば深さ５μｍのトレンチを形成した場合
、トレンチ間隔を実質的に１，５μ調以下にすることは
極めて困難であった。

これは、ＤＲＡＭのさらなる高集積化を阻む大きな問題
となっている。

そこで、この問題を解決するための方法の１つとして、
第１４図に示すように、トレンチ３の内壁に絶縁膜４を
介して、ストレージノード電極７、キャパシタ絶縁膜９
、プレート電極１０が順次形成されてキャパシタを形成
する構造が提案されている（特開Ｗ｛６１−６７９５４
号公報）。ここで、６ｓはストレージノード電極７とソ
ース・ドレイン領域を構成するｎ型層１４とを接続する
ためのｎ型層であり、１７はビット線、１８は保護膜で
ある。

この構造では、トレンチ内壁は絶縁膜４で覆われている
ため、トレンチ間隔を小さくしても、第１３図に示した
構造のようにｎ一型層６１．６２間のパンチスルーによ
るリークのおそれはない。

しかしながら、ソース・ドレイン領域を構成するｎ型層
１４から延びる空乏層と、溝の内壁の一部に形成され、
ストレージノード電極７と該ｎ型層１４とを接続するた
めのｎ型層６Ｓから延びる空乏層とが基板１と絶縁膜４
との界面に多く存在している欠陥を取り込むことに起因
するＳ／Ｎ比の低下が問題となっている。

また、このｎ型層６Ｓとストレージノード電極７とを接
続するためにトレンチ内壁の絶縁膜４の一部に形成され
るストレージノードコンタクトのバターニングに際して
も、非常に小さな礼状のコンタクトを形成する必要があ
り、合わせずれによるリークの問題も大きい。

（発明かＶｌ決しようとする課題）このように従来のトレンチ型キャパシタ構造においては
、ソース・ドレインを構成するｎ型層などから延びる空
乏層が基板とトレンチ内壁の絶縁膜とのＷ面に多＜ｆｆ
？’ＥＬている欠陥を取り込むことに起因するＳ／Ｎ比
の低下が問題となっている。

またストレージノードコンタクトのバターニンクには、
非常に厳しい角ｑ像力と位置合わせが必要とされていた
。

本発明は、前記尖情に鑑みてなされたもので、Ｓ／Ｎ比
が高く、さらなる素子面積の微細化に際しても、リーク
の発生もなく、信頼性の高いトレンチ型キャパンタ構造
を提供することを１１的とする。

〔允明の構威〕

（課題をＨ決するための手段）そこで、本発明の半導体記憶装置では、メモリセル形成
領域の表面にトレンチが形成されると共に、トレンチ内
壁を含めてメモリセル形成領域表面全体が絶縁膜で被覆
され、この絶縁膜を介してトレンチの内壁にストレージ
ノード電極、キャパシタ絶縁膜、プレート電極が形成さ
れキャパシタを構成すると共に、平ｔｊ１部の表面に形
成されたー導電型の半導体層内にゲート電極と、他の導
電型の半導体層からなるソース・ドレイン領域が形成さ
れＭＯＳＦＥＴを構成してなり、このソース・ドレイン
領域の内の一方がトレンチの周辺に到達しストレージノ
ード電極に接続されるように構成している。

また、本発明の半導体装置の製造方法では、半導体基板
表面に絶縁膜を形成した後、トレンチを形成し、さらに
このトレンチ内壁を酸化膜で被覆し、この上層に゛１♂
導体層を形成してこれを所望の形状にパターニングした
のち、トレンチ内壁の半導体層に不純物を注入しストレ
ージノード電極とし、この上層にキャパシタ絶縁膜、プ
レート電極を順次埋め込み、キャパシタを形成した後、
平坦部の該゛１♂導体層表而にゲート絶縁膜およびゲー
ト電極を形成した後、該ゲート電極をマスクとして他の
導電型のイオン注入を行い平坦部の該半導体層内に、前
記トレンチ内壁の半導体層に接続するようにソースード
レイン領域を形成するようにしている。

（作用）上記構造によれば、基板とＭＯＳＦＥＴおよびキャパシ
タが完全に絶縁されているため、α線などにより基板内
に発生するエレクトロンの影響を全く受けず、いわゆる
ソフトエラーに著しく強い構逍となっている。

また、基板を介してのパンチスルーを完全に抑えること
ができ、高集積化が容易となる。

さらにキャパシタを構成するトレンチ同志にパンチスル
ーがおこることがないため、トレンチ間の間隔を小さく
することができる。従ってその分たけ、トレンチ面積を
大きくとることができるため、トレンチを浅くすること
もでき、トレンチの加Ｉ二が容易となる。

また、ＭＯＳＦＥＴとキャパシタとを接続するためのコ
ンタクトの形成を必要としないため、杵しい高集積化を
はかることが可能となる。

（丈施例）以ド、木発明の丈施例について図面を参照ｊ一つつ訂細
に説明する。

本発明の゛１′導体５己憶装置の第】の実施例として、
第１図（ａ冫、第１図（＋））・および第１図（ｃ）に
トレンチ構迅のＤＲＡＭを示す平面図、そのＡ−Ａ断而
図およびＢ−Ｂ断而図を示す。

このＤＲＡＭでは、ｐ型シリコン基板１のメモリセル領
域の・Ｖ川部表面は絶縁Ｍ２で被覆されており、トレン
チ３の１１ツ壁も完全に絶縁膜４て被覆され、・１′坦
部の表面に絶縁膜を介して形成された第１の多粘晶シリ
コン層からなるチャネル領域１１内にゲート絶縁膜１２
を介して第３の多桔晶シリコン層からなるゲート電極１
３と、各ゲート電極に１゛１己整合するようにｎ型層か
らなるソースまたはドレイン領域１４とを形成してＭＯ
ＳＦＥＴを構成すると共に、トレンチ３（３１．−．３
２・・．）内に絶縁膜４を介して該第１の多結晶シリコ
ン膜からなるストレージノード電極７（７１．７２・・
・）、酸化シリコン膜と窒化シリコン膜との２層膜から
なるキャパシタ絶縁膜８と、第２の多粘晶シリコン層か
らなるプレート電極９とを順次埋め込み、キャパシタを
構成したことを特徴とするものである。なお、ソース・
ドレイン領域１４を構成するｎ　Ｑ！Ｊ層の一方と、ス
トレージノード電極７とは一部重なるように形成されて
おり、ストレージノ１・５もソース・ドレインの一部を
なす。

そして、ゲート電極１３はメモリセルマトリックスの一
方向に連続的に配列されワード線を横威している。

また、このＭＯＳＦＥＴおよびキャパシタの形成された
表面は、層間絶縁膜１５で被覆され、前記ソ〜ス・トレ
イン領域１４を構威するｎ型層のうちの他の一方とビッ
ト線コンタクト１６を介して接続するようにワード線と
は直交するビット線１７が配設されている。１８は保護
膜である。

次に、このＤＲＡＭの製造工程について説明する。

先ず、比抵抗５ΩｃＩＩ１程度のｐ型シリコン基板１表
面に、熱酸化法により、膜厚７　ｃ）Ｏ　ｎｍの酸化シ
リコン膜からなる絶縁膜２を形成した後、レジストパタ
ーンを形成して巽方性エッチングによりトレンチ形成領
域の該絶縁膜をエッチング除去し、さＩｔに残る絶縁膜
２をマスクと１７で基板表面をエッチングしトレンチ３
を形成する。そして、ＮＨ４Ｆなどのアルカリ溶液を含
むウェット処理を行い、基板を約２０ｎｗ程度エッチン
グし、トレンチ形代時のエッチングダメージを除去した
のち、さらに露出したトレンチ３の内壁を９００℃の水
蒸只雰囲気中で酸化を行い膜厚８０〇八の酸化シリコン
Ｉｌ＊４を形成する。そしてさらに、ＣＶＤ法により基
板表而全体に膜１ｖ約１００ｒｖの第１の多桔晶シリコ
ン膜５を堆積する（第２図（ａ）および第２図（ｂ））
。

この後、第３図（ａ）および第３図（ｂ）に示すように
、レジストパターンＲ１をマスクと（７て前記第１の多
桔晶シリコン層５をパターニングする。

このとき、レジストの露光現像を行う際に、トレンチの
底部には現像後もレジストＲ１が残留するような条件設
定を行う。このようにして、ＭＯＳＦＥＴおよびビット
線コンタクト形成領域（平ナ［！部）およびトレンチ内
壁以外の領域にのみ第１の多桔晶シリコン層５を残すよ
うにする。

続いて、第４図（ａ）および第４図（ｈ）に示すように
、ＭＯＳＦＥＴおよびビット線コンタクト形成領域であ
る平坦部をレジストＲ２で被覆し１５度の角度を持つ斜
めイオン注入によりヒ素（Ａｓ＋）イオンを注入（２、
トレンチ内壁の第１の多桔品シリコン層５を低抵抗化し
、ストレージノード電極７を形成する。

また、このストレージノード電極を構成する第１の多桔
晶シリコン層のドーピングは、ＡｓＳＧ膜をＣＶＤ法等
により、全面に堆積した後、反応性イオンエッチングに
よりエツチバ・ソクし、トレンチ内壁のみにＡｓＳＧ膜
を残留せしめ、この状態で例えば９００℃，３０分程度
の熱処理を行い、このＡｓＳＧ膜からの同相拡散によっ
てなすようにしても良い。この場合ドーピング後のＡｓ
ＳＧ膜はＮＨ４　Ｆ等を用いてエッチング除去する。

この後、第５図（ａ）および第５図（ｂ）に示すように
、該レジストパターンＲ２を除去した後、ストレージノ
ード電極７の表面を洗浄したのち、膜厚約５１の窒化シ
リコン膜と膜厚約３ｎｓの酸化シリコン膜との２層膜か
らなるキャパシタ絶縁膜８を形成し、さらにｎ型にドー
ブされた第２の多結晶シリコン膜を形成しこれをバター
ニングしてプレート電極９を形成する。このとき、プレ
ート電極９はトレンチよりもＭＯＳＦＥＴ形成領域であ
る平坦部に張り出さないように加工することが重要であ
る。このようにすることにより、ゲート電極のプレート
電極に対する合わせ余裕をとる必要がなくなり、より一
層のメモリセルの微細化が可能となる。

この後、８５０℃の水蒸気雰囲気中で酸化を行い、プレ
ート電極９の表面に膜厚１００ｎｓ＋の酸化シリコン膜
１０を形成する。このときＭＯＳＦＥＴ形成領域の第１
の多結晶シリコン膜上にはキャバシ・タ絶縁膜８を残留
させておき、酸化されないようにする。あるいは、プレ
ート電極をマスクとしてキャパシタ絶縁膜をバターニン
グしてしまった場合には、ＣＶＤ法により酸化シリコン
膜を堆積しパターニングしてプレート電極９上を覆うよ
うにし、これを前記酸化シリコン膜１０の代わりに用い
ても良い。このようにすることにより、ＭＯＳＦＥＴ形
成領域の第１の多結晶シリコン膜表面の酸化を完全に防
止することが可能である。

続いて、第６図（ａ）および第６図（ｂ）に示すように
、ＭＯＳＦＥＴ形成領域の第１の多結晶シリコン膜内に
所望の閾値となるような濃度の不純物を注入し、チャネ
ル領域１１を形成し、この後この表面を覆っている絶縁
膜８をいったん除去し、このチャネル領域１１の表面を
一旦露出させた後、例えば窒化シリコン膜とその酸化膜
とからなる約１（Ｉｎｌｍのゲート絶縁膜１２を形成す
る。このときゲート絶縁膜を先に形成してから、チャネ
ル領域形成のための不純物注入をおこなうようにしても
よい。さらにｎ型不純物を添加した多桔晶シリコン層を
堆積し、これをパターニングし、ワード線となるゲート
電極１３を形成する。

そして、このゲート電極１３をマスクとして例えばヒ素
をイオン注入し、ソース・ドレイン領域としてのｎ型層
１４を形成する。このｎ型層１４は、その一部がすでに
形成されているトレンチ内のストレージノード電極７を
構或する多桔晶シリコン層と重なり、電気的な接続を達
戊するようになっている。

この後、基板表面全体に、ＣＶＤ法により酸化シリコン
膜１５を堆積し、これにコンタクトホール１６を形成し
、多結晶シリコン層とモリブデンシリサイドとからなる
いわゆるポリサイドからなるビット線１７を形成し、さ
らに全面にＣＶＤ絶縁膜、ＢＰＳＧ膜等のパッシベーシ
ョン膜を堆積し、第１図に示したＤＲＡＭが完成する。

このように、本発明実施例のＤＲＡＭによれば、シリコ
ン基板１とＭＯＳＦＥＴおよびキャパシタが完全に絶縁
されているため、α線などにより基板内に発生するエレ
クトロンの影響を全く受けず、いわゆるソフトエラーに
著しく強い構造となっている。

また、ＭＯＳＦＥＴのソース・ドレインとキャパシタの
ストレージノード電極は同一の多結晶シリコン層内に形
成されているため、これらを接続するためのコンタクト
の形成のための特別の領域を必要としないため、著しい
高集積化をはかることが可能となる。

さらにキャパシタを構或するトレンチ同志にバンチスル
ーがおこることがないため、トレンチ間の間隔を小さく
することができ、リソグラフィの制約できまる最小寸法
まで近付けることができる。

次に、本発明の第２の実施例について説明する。

これは、前記第１の実施例のＭＯＳＦＥＴ部のチャネル
分離の変形例であり、ここでは、第１図（Ｃ）に示した
断面に相当する断面図のみを示している。他は、前記第
１の実施例と同様となる。

すなわち、この例では、第７図に示すようにチャネル領
域１１．（１１＋）を、ＣＶＤ法によって形成した酸化
シリコン膜３３内に埋め込み、側壁をこの酸化シリコン
膜３３に囲まれるようにしたもので、側壁に寄生チャネ
ルが形成されるのを防１卜すると共に、平坦性の良好な
素−ｒ領域を形成することができるようにしたものであ
る。

次に、このＤＲＡＭの製造工程について説明する。

第８図（ａ）　７’Ｊ至第８図（ｄ）は、この構造を得
るための工程断面図である。

まず、前記第１の実施例と同様に、シリコン基板１の表
面に膜厚７　０　０　ｒｖ程度の酸化シリコン膜２を形
成し、トレンチ３を形成した後、ＣＶＤ法により基板表
面全体に膜厚約１００ｎｍの第１の多桔品シリコン膜５
を堆積する。そして、さらにこの上層にＣＶＤ法により
膜厚約４０ｎａの酸化シリコン膜３１および膜厚約１５
０ｎａ＋の窒化シリコン膜３２を順次堆積し、レジスト
パターンを用いてこの酸化シリコン膜３１および窒化シ
リコン膜３２を加工し、これをマスクとし反応性イオン
エッチングによりこの第１の多結晶シリコン膜５をバタ
ーニングする（第８図（ａ〉）。

そして、第８図（１）〉に示すように、ＣＶＤ法により
全面にＭＦｊ（４００ｎｍの酸化シリコン膜を堆積し、
さらにこの上層にレジスト３４を塗布する。

この後、第８図（Ｃ）に示すように、エッチバック法に
より’Ｐ−川化を行い、ＭＯＳＦＥＴ形成領域の前記窒
化シリコン膜３２を露呈せしめる。

そして、第８図（ｄ）に示すようにこの酸化シリコン膜
３１および窒化シリコン膜３２をエッチング餘夫し、第
１の多結晶シリコン膜５を露呈せしめる。このとき、第
１の多結晶シリコン膜５の側壁には酸化シリコン膜３３
が残置されている。

この後、実施例１と同様にして、この第１の多此晶シリ
コン膜５内に不純物を注入し所望の閾値をＨするチャネ
ル領域］１を形成してＭＯＳＦＥＴを形成するわけであ
る。一方、メモリセルのキャパンタ領域であるトレンチ
部はレジストマスク玉程によりトレンチのみに窓をあけ
トレンチ中の酸化シリコン膜３１、窒化シリコン膜３２
、酸化シリコン膜３３を除去し、前記第１の実施例の工
程に従ってキャパシタを形成する。

このようにして、チャネル領域１１の側壁にできる寄生
チャネルを防Ｉ）：．することができ、平坦性が良好で
、信頼性の高いＭＯＳＦＥＴを持つＤＲＡＭを得ること
が可能となる。

次に、本発明の第３の実施例として、前記第２の実施例
で用いてチャネル分離に用いた酸化シリコン膜３３に代
えて、選択酸化法を用いてチャネル分離を行う方法につ
いて説明する。

ここでも前記第２の実施例と同様、第１図（Ｃ）に示し
た断面に相当する断面図のみを示している。

他は、前記第１の実施例と同様となる。

すなわち、この例では、第９図に示すようにチャネル領
域１１　（１１１）を、選択酸化法によって形成した酸
化膜４３でチャネル領域１１の側壁を覆うようにしたも
ので、側壁に寄生チャネルが形成されるのを防止するよ
うにしたものである。

次に、このＤＲＡＭの製造工程について説明する。第１
０図（ａ）乃至第１０図（ｄ）は、この構造を得るため
の１一程断面図である。

まず、前記第１の実施例と同様に、シリコン基板１の表
面に膜厚７００ｎｍ程度の酸化シリコン膜２を形成し、
トレンチ３を形成した後、ＣＶＤ法により基板表面全体
に膜厚約１００ｎｍの第１の多拮晶シリコン１５を堆積
する。そして、さらにこの上層にＣＶＤ法により膜厚約
５０ｎｔｘの酸化シリコン膜４１および膜厚約１５０ｎ
ｓの窒化シリコンＩＩ！４２を順次堆積し、レジストパ
ターンを用いてこの酸化シリコン膜４１および窒化シリ
コン膜４２を加工する（第１０図（ａ））。このとき、
この酸化シリコンＩｆ！４１および窒化シリコン膜４２
のパターンエッジはトレンチ（図示せず）から・１乙川
部領域に張り出すように形成する。これは、トレンチ内
でストレージノード電極となる第１の多結晶シリコン膜
５を平坦部につながるようにするためである。

次に、第１０図（ｂ）に示すように通常の選択酸化法に
より、酸化シリコン膜４１および窒化シリコン膜４２の
パターンから露呈する第１の多桔晶シリコン膜５を酸化
してしまう程度の酸化を行い、酸化シリコン膜４３を形
成する。

この後、第１０図（Ｃ）に示すように、この酸化シリコ
ン膜４１および窒化シリコン膜４２をエッチング除去し
、第１の多結晶シリコン膜５を露呈せしめる。このとき
、第１の多結晶シリコン膜５の側壁には酸化シリコン膜
４３が残置されている。

この後、実施例１と同｛１にして、この第１の多粘晶シ
リコン膜５内に不純物を注入し所望の閾値をＨするチャ
ネル領域１１を形成してＭＯＳＦＥＴを形成するわけで
ある。一方、メモリセルのキャパシタ領域であるトレン
チ部はレジストマスク工程によりトレンチのみに窓をあ
けトレンチ中の酸化シリコン膜４１、窒化シリコン膜４
２を除失し、前記第１の実施例の工程に従ってキャパシ
タを形成する。

このようにして、チャネル領域１１の側壁にできる寄生
チャネルを防止することができ、信頼性の高いＭＯＳＦ
ＥＴを持つＤＲＡＭを得ることが可能となる。

このような構造のＤＲＡＭは、基板と完全に絶縁分離さ
れているため、周辺回路を近接して形成しても、リーク
等の問題もなく、高集積化を行うことが可能である。

なお、製造に際しても、ＤＲＡＭの製造工程を周辺門路
の形成にも利用することができ、少ない工数で製造する
ことができる。

次に、以上に示したような構造のＤＲＡＭを形成する場
合の、周辺回路の形成工程の一例としてＣＭＳを形成す
る場合について説明する。ここでは、周辺同路のみにつ
いて説明する。

まず、第１１図（ａ）乃至第１ｌ図（ｅ）は前記第１の
実施例において第２図乃至第６図に対応するのである。

先ず、比抵抗５Ωｅｌｍ程度のｐ型シリコン基板１表而
に、それぞれｐチャネルトランジスタおよびｎチャネル
トランジスタとなる領域であるｎウエル６２およびｐウ
ェル６１を形成する。そして、選択酸化法により、膜厚
７　０　０　ｎｍの酸化シリコン膜からなる絶縁膜２を
形成する。このときＤＲＡＭ形成領域では表面全体に酸
化シリコン膜２が形成される。また、図示していないが
、このｎウエル６２およびｐウエル６１の酸化シリコン
膜２の下には反転防止用のｎ一型層、ｐ一型層を形成し
ておくようにする。続いて、素子形成領域のシリコン基
板表面を露呈せしめるようにエッチングした後、再度、
５Ｏｎ一程度の熱酸化膜３を形成する。

この工程は第２図に示したＤＲＡＭ製造工程におけるト
レンチ内壁の熱酸化膜４の形成工程を兼ねるようにして
も良い。この後、全面に第１の多結晶シリコン膜５を形
成する。

そして、第３図に示した工程で第１の多結晶シリコン１
１１５をパターニングすると、周辺回路形成部では、第
１１図（ｂ）に示すように、この第１の多桔晶シリコン
膜はエッチング除去される。

さらに、第４図に示したトレンチ内のストレージノード
電極形成のためのドーピング工程においても、第１１図
（ｃ）に示すように、周辺回路部はレジストＲ２に覆わ
れており、ドーピングされない。

また、第５図に示したプレート電極９の形成およびその
上層の酸化シリコン膜の形成工程でも、影響をうけない
。

次に、第６図に示したゲート電極１３の形成と同１１，
９に周辺同路部においても素子形成領域上の酸化シリコ
ン膜６３および多結晶シリコン膜５を除去し、基板表面
を露呈せしめる。この後ＤＲＡＭの形成工程のＭＯＳＦ
ＥＴの形成と同時に、ゲート絶縁膜１２，ゲート電極１
３，ソース・ドレイン領域１４を形成する。この例では
ＣＭＯＳであるため、ゲート絶縁膜の形成後、ゲート電
極の形成に先立ち、ｐチャネルトランジスタ、ｎチャネ
ルトランジスタ形成領域にそれぞれチャネルイオン注入
を行っておくようにする。そしてゲート電極を形成し、
これをマスクとして不純物拡散を行いソース・ドレイン
領域１４を形成する（第１１図（Ｃ〉）。

また、ここではゲート絶縁膜として窒化シリコン膜と酸
化シリコン膜との２層膜を用いるようにしたが、周辺同
路部だけ第１１図（０゛）に示すように熱酸化膜４５を
用いるようにしても良い。この場合は、窒化シリコン膜
の形成に先立ち、熱酸化膜４５を形成しておき、その後
、堆積された窒化シリコン膜を周辺同路形成領域のみ除
去するようにしても良い。

なお、前記実施例では、周辺口路部はシリコン基板内に
形成したが、周辺回路部もＤＲＡＭと同様、第１２図に
示すように絶縁膜２上に形成した第１の多桔晶シリコン
膜５内に形成するようにしても良い。

この場合、ｐＭＯｓＦＥＴおよびｎＭＯｓＦＥＴは基板
から完全に絶縁分離されているため、ｐウェルおよびｎ
ウエルを形成ずる必要はない。

すなわち、この構造では第１の多結晶シリコン膜５内に
所望の不純物を注入することによって形成したチャネル
領域１１表面に前記実施例と同様にゲート絶縁膜１２お
よびゲート電極１３を形成ずると』（に、ソース・ドレ
イン領域１４ｐ，１４ｎを形成したものである。ここで
５１は配線層である。

製造に際しては、ＭＯＳＦＥＴ領域に第１の多桔晶シリ
コン膜５をバターニングすると同１ｌｌに、この周辺同
路形成領域上でもパターニングし、まず、この周辺同路
形成領域のｐＭｏｓおよびｎＭＯＳの閾値電圧設定のた
めのチャネルイオン注入を行う。

そして、メモリセル部と同様にゲート絶縁膜１２および
ゲート電極１３ｐ，１３ｎを形成し、これをマスクと１
−でソース・ドレイン領域１４ｐ，１４ｎを形成する。

さらに、この上層に層間絶縁膜１５を形成し、コンタク
トホールを形成して配線層５１を形成し、周辺同路部の
ｎＭＯＳＦＥＴ，ｐＭＯｓＦＥＴが完成する。

なおここでは、通常の構造のＭＯＳＦＥＴを形成したが
、ＬＤＤ構造をなすようにしてもよい。

この横逍では、周辺同路部εメモリセル部とを共通の多
桔晶シリコン膜で形成することができ、工程の簡略化を
はかることが可能となる。また、周辺回路部においては
ウエルを形成する必要がないため、占有面積の縮小化を
はかることが可能となる。

なお、以上に示した実施例では、多結晶シリコン膜中に
ＭＯＳＦＥＴのチャネルを形成しているが、この多粘晶
シリコン膜の膜質によってトランジスタの特性が左右さ
れるため、膜質の良好なものを用いる必要がある。

例えば、多桔晶シリコン膜を堆積した後、この膜内にシ
リコンイオンをイオン注入し、アニールするようにして
もよい。

また、高温熱処理玉程を経て多結晶シリコン膜のグレイ
ンサイズ（粒径）を大きくする方法もある。

この他、種々の方法を用いて多結晶シリコン膜の膜質の
改善をはかることは非常に重要である。

また、多結晶シリコン層に限定されることなく、他の゛
ｆ′導体層を用いてもよい。

さらにまた、以上に示した実施例では、ワード線方向に
隣接するメモリセルの相ｈ位置関係については図示して
いないが、メモリセル配置をフォールデッドビッ１・線
構造とし，でも、オープンビット線＋ＭｉＨとしてもよ
いことはいうまでもない。例えば、フォールデッドビッ
ト線構造とする場合には、プレート電極の領域の上をワ
ード線方向に隣按ずるメモリセルのゲート電極が通過す
ることになる。

その他、本発明の趣旨を逸脱しない範囲で適宜嚢更可能
である。

〔発明の効果〕

以上説明してきたように、本発明によれば、メモリセル
形成領域の表面にトレンチが形成されると」（に、トレ
ンチ内壁を含めてメモリセル形成領域表面全体か絶縁膜
で被覆され、この絶縁膜を介してトレンチの内壁にキャ
パシタが形成されると共に、平坦部の表面に形成された
゛卜導体層内にＭＯＳＦＥＴを形成し、このＭＯＳＦＥ
Ｔのソース・ドレイン領域の内の一方がトレンチの周辺
に到達しキャパシタのストレージノード電極に接続され
るように構成しているため、基板とＭＯＳＦＥＴおよび
キャパシタが完全に絶縁され、α線などにより基板内に
発生するエレクトロンの影響を全く受けず、いわゆるソ
フトエラーに著しく強い構造となっている。

また、基板を介してのバンチスルーを完全に抑えること
ができ、またＭＯＳＦＥＴとキャパシタとを接続するた
めのコンタクトの形成を必要としないため、高集積化が
容易となる。

また、本発明の半導体装置の製造方法では、半導体基板
表面に絶縁膜を形成した後、トレンチを形成し、さらに
このトレンチ内壁を酸化膜で被覆し、この上層に゛卜導
体層を形成してこれを所望の形状にパターニングしたの
ち、トレンチ内壁の半導体層に不純物を注入しストレー
ジノード電極とし、この上層にキャパシタ絶縁膜、プレ
ート電極を順次埋め込み、キャパシタを形成した後、平
ｉｌ１部の該半導体層表面にゲート絶縁膜およびゲート
電極を形成した後、該ゲート電極をマスクとして他の導
電型のイオン注入を行い平坦部の該半導体層内に、前記
トレンチ内壁の半導体層に接続するようにソース・ドレ
イン領域を形成するようにしているため、極めて容易に
上記構造の半導体装置を形成することが可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｅ）は本発明の第１の実施例
のＤＲＡＭを示す図、第２図（ａ）および第２図（ｂ）
、乃至第６図（ａ）および第６図（ｂ）は第１図に示し
たＤＲＡＭの製造工程を示す図、第７図は本発明の第２
の実施例を示す図、第８図（ａ）乃至第８図（ｄ）は第
７図に示した実施例のＤＲＡＭの製造工程を示す図、第
９図は本発明の第３の大施例を示す図、第１０図（ａ）
乃至第１０図（Ｃ）は第９図に示した実施例のＤＲＡＭ
の製造工程を示す図、第１１図（ａ）乃至第１１図（ｅ
）は周辺回路の製遣工程を前記第１の実施例で示した工
程と比較しつつ示す図、第１１図（０゛）は　第１１図
（０）のＴ程の変形例を示す図、第１２図は周辺回路の
他の例を示す図、第１３図および第１４図はそれぞれ従
来例のＤＲＡＭを示す図である。１・・・ｐ型のシリコン基板、２・・・絶縁膜、３・・
・トレンチ、４・・・絶Ｒ膜、５・・・多結晶シリコン
膜、６・・・ｎ型層、６Ｓ・・・ｎ型層、７・・・スト
レージノード電極、８・・・キャパシタ絶縁膜、９・・
・プレート電極、１０・・・絶縁膜、１１・・・チャネ
ル領域、１２・・・ゲート絶縁膜、１３・・・ゲート電
極（ワード線）、１４・・・ソース・ドレイン領域（ｎ
型層）、１５・・・絶縁膜、１６・・・ビット線コンタ
クト、１７・・・ビット線、１８・・・保護膜、３１・
・・酸化シリコン膜、３２・・・窒化シリコン膜、３３
・・・酸化シリコン膜、３４・・・レジスト、４１・・
・酸化シリコン膜、４２・・・窒化シリコン膜、４３・
・・酸化シリコン膜、５１・・・配線層、６１・・・ｐ
ウエル、６２・・・ｎウエル、６３・・・酸化シリコン
膜。第８図ＰＥＰ７”収る第１１図（ｆの２）第１４図

Claims

【特許請求の範囲】

（１）メモリセル形成領域の表面にトレンチを有すると
共に、平坦部およびトレンチ内壁を含むメモリセル形成
領域表面全体を絶縁膜で被覆してなる半導体基板と、この絶縁膜を介してトレンチの内壁に順次形成された低抵抗の第１の半導体層からなるストレージ
ノード電極と、キャパシタ絶縁膜と、プレート電極とか
らなるキャパシタと、平坦部表面に形成された第２の半導体層をチャネル領域とし、前記第２の半導体層表面に形成され
たゲート電極と、前記第２の半導体層内に形成されたソ
ース・ドレイン領域とからなるＭＯＳＦＥＴとを具備し
、前記ソース・ドレイン領域の内の一方がトレンチの周辺に到達し前記ストレージノード電極に接続
されるように構成したことを特徴とする半導体記憶装置
。
（２）前記第１および第２の半導体層は、同一工程で堆
積された多結晶シリコン層であり、堆積後にそれぞれ所
望の不純物を添加せしめられてなる層であることを特徴
とする請求項（１）に記載の半導体記憶装置。
（３）半導体基板表面に絶縁膜を形成する絶縁膜形成工
程と、前記半導体基板のメモリセル領域の所定の位置にトレンチを形成し、このトレンチ内壁を絶縁膜で
被覆するトレンチ形成工程と、表面に第１の半導体層を形成してこれを所望の形状にパターニングする第１の半導体層形成工程と
、前記トレンチ内壁の前記第１の半導体層に不純物を注入して低抵抗化し、ストレージノード電極と
すると共に、この上層にキャパシタ絶縁膜、プレート電
極を順次埋め込み、キャパシタを形成するキャパシタ形
成工程と、平坦部の前記第１の半導体層表面にゲート絶縁膜およびゲート電極を形成すると共に、平坦部の前
記第１の半導体層内に、前記トレンチ内壁の前記第１の
半導体層に接続するようにソース・ドレイン領域を形成
するＭＯＳＦＥＴ形成工程とを含むことを特徴とする半
導体記憶装置の製造方法。