JPH11330418A

JPH11330418A - 半導体装置とその製造方法

Info

Publication number: JPH11330418A
Application number: JP11039079A
Authority: JP
Inventors: Taiji Ema; 泰示江間; Koichi Hashimoto; 浩一橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-12
Filing date: 1999-02-17
Publication date: 1999-11-30
Also published as: TW409400B; US6300655B1

Abstract

(57)【要約】【課題】メモリセルを有する高集積度の半導体装置と
その製造方法に関し、高集積度化に適し、リテンション
特性の優れたメモリセルを有する半導体装置を提供す
る。【解決手段】半導体基板の１主表面に形成され、複数
の活性領域を画定する素子分離絶縁領域と、複数の活性
領域内に形成された複数のメモリセルトランジスタであ
って、各々がワード線の１本をゲート電極とし、ゲート
電極と素子分離絶縁領域によって画定された一対のソー
ス／ドレイン領域を有し、ソース／ドレイン領域の一方
は複数のビット線の１本に接続され、ソース／ドレイン
領域の他方は複数のキャパシタの１つに接続され、素子
分離絶縁領域によって３方を画定されている第１の不純
物添加領域と、第１の不純物添加領域と一部オーバラッ
プし、ゲート電極と一部オーバラップする第２の不純物
添加領域とを含む複数のメモリセルトランジスタとを有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にメモリセルを有する高集積度の半
導体装置とその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置においては、さらな
る高集積度化が要求されている。ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）装置においては、特に高集
積度化の要求が強い。

【０００３】ＤＲＡＭにおいて、１つのメモリセルは、
通常１つのメモリキャパシタと１つのトランジスタとで
構成される。トランジスタは、通常一対のソース／ドレ
イン領域と、その間を接続するチャネルと、チャネル上
に配置され、その導電性を制御する絶縁ゲート電極とを
有する絶縁ゲート（ＩＧ）電界効果トランジスタ（ＦＥ
Ｔ）であり、代表的には金属−酸化物−半導体（ＭＯ
Ｓ）ＦＥＴである。

【０００４】一対のソース／ドレイン領域の一方（便宜
上、ソースと呼ぶ）にメモリキャパシタが接続され、他
方（便宜上ドレインと呼ぶ）にビット線が接続される。
絶縁ゲート電極にはワード線が接続される。高集積度を
実現するには、メモリセルを微細化し、複数のワード線
および複数のビット線を狭い間隔で配置することが望ま
れる。高密度でビット線およびワード線を配置するため
に種々の技術が提案されている。

【０００５】

【発明が解決しようとする課題】ＤＲＡＭにおいては、
キャパシタに蓄積した電荷をどの程度の時間保持できる
かのリテンション（保持）特性に優れていることも望ま
れる。

【０００６】本発明の目的は、高集積度化に適し、リテ
ンション特性の優れたメモリセルを有する半導体装置を
提供することである。

【０００７】本発明の他の目的は、このような半導体装
置を製造することのできる半導体装置の製造方法を提供
することである。

【０００８】

【課題を解決するための手段】本発明の１観点によれ
ば、１主表面と前記１主表面に隣接する第１導電型表面
領域とを有する半導体基板と、前記半導体基板の１主表
面に形成され、複数の活性領域を画定する素子分離絶縁
領域と、前記複数の活性領域各々の一部表面上に形成さ
れたゲート絶縁膜と、前記１主表面上で一部前記ゲート
絶縁膜上に配置され、導電体で形成され、全体として１
方向に延在する複数のワード線と、前記１主表面上で全
体として前記１方向と交差する方向に延在する複数のビ
ット線と、前記１主表面上に形成された複数のキャパシ
タと、前記複数の活性領域内に形成された複数のメモリ
セルトランジスタであって、各々が前記ワード線の１本
をゲート電極とし、前記ゲート電極と前記素子分離絶縁
領域によって画定され、前記第１導電型と逆の第２導電
型を有する一対のソース／ドレイン領域を有し、前記一
対のソース／ドレイン領域の１方は前記複数のビット線
の１本に接続され、前記一対のソース／ドレイン領域の
他方は前記複数のキャパシタの１つに接続され、前記他
方のソース／ドレイン領域は、前記素子分離絶縁領域に
よって３方を画定され、前記１本のワード線に隣接する
他のワード線下方にまで延在する第１の不純物添加領域
と、前記第１の不純物添加領域と一部オーバラップし、
前記ゲート電極と一部オーバラップする第２の不純物添
加領域とを含む複数のメモリセルトランジスタとを有す
る半導体装置が提供される。

【０００９】本発明の他の観点によれば、半導体基板の
第１導電型領域の１主表面内に活性領域を画定する素子
分離絶縁膜を形成する工程と、前記活性領域の端部に、
前記第１導電型と逆導電型の第２導電型の不純物を選択
的に導入して第１の不純物添加領域を形成する工程と、
前記活性領域上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に前記第１の不純物添加領域と重なら
ず、前記活性領域と交差し、全体として１方向に延在す
る導電体パターンのワード線を形成する工程と、前記ワ
ード線および前記素子分離絶縁膜をマスクとし、前記活
性領域内に前記第２の導電型の不純物を導入して前記第
１の不純物添加領域と少なくとも一部オーバラップする
第２の不純物添加領域を形成する工程と、前記第２の不
純物添加領域に接続され、前記ワード線の上方に延在す
るキャパシタを形成する工程とを含む半導体装置の製造
方法が提供される。

【００１０】隣接ワード線の下方にも、メモリセルトラ
ンジスタのソース／ドレイン領域と同一導電型の領域を
形成することにより、隣接ワード線の電位によらず、空
乏層、反転層の発生を防止することができる。このた
め、隣接ワード線の電位に由来するリテンション特性の
劣化を低減することができる。

【００１１】

【発明の実施の形態】以下、ＤＲＡＭ装置を例に取っ
て、図面を参照しながら本発明の実施例を説明する。

【００１２】図７（Ａ）は、ＤＲＡＭチップの平面構成
例を示す。たとえば１０Ωｃｍのｐ型シリコン基板ＳＵ
Ｂの中央部には、周辺回路を形成するためのｐ型ウエル
とｎ型ウエルとを含む相補型ウエル領域ＣＷ１が形成さ
れ、その両側にｎ型ウエル中に複数のｐ型ウエルを有す
る２重ウエル領域ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４が形
成されている。また、２重ウエル領域ＤＷ１、ＤＷ２の
間には、デコーダ回路ＤＣを形成するための相補型ウエ
ルＣＷ２が形成されている。同様、２重ウエル領域ＤＷ
３、ＤＷ４の間の領域には、デコーダ回路ＤＣを形成す
るための相補型ウエルＣＷ３が形成されている。２重ウ
エル領域ＤＷは、ｎ型ウエル中のｐ型ウエルにメモリセ
ルを形成したメモリセル領域ＭＣと、ｎ型ウエルとｐ型
ウエルを用いてＣＭＯＳ回路を構成し、センスアンプを
形成したセンスアンプ領域ＳＡと、ｎ型ウエル中のｐ型
ウエル上にヒューズを形成したヒューズ領域Ｆが配置さ
れている。また、チップ周辺にはパッドＰが形成されて
いる。

【００１３】図７（Ｂ）は、上述のウエル構造を実現す
るための構成例を示す。ｐ型シリコン基板ＳＵＢの１主
表面からｎ型ウエルＮ１、Ｎ２が形成され、基板と逆導
電型のウエルを構成している。また、ｐ型基板ＳＵＢの
他の領域にｐ型ウエルＰ１を形成してもよい。このウエ
ルＰ１は、基板ＳＵＢと電気的に接続された状態にあ
る。

【００１４】基板ＳＵＢと電気的に分離されたｐ型ウエ
ルを形成するため、ｎ型ウエルＮ１の内部に複数のｐ型
ウエルＰ２が形成されている。ｐ型ウエルＰ１とＰ２は
同一の工程で形成することができる。ｎ型ウエルＮ１中
のｐ型ウエルＰ２はｎ型ウエルＮ１の不純物濃度を補償
するため、ｐ型基板ＳＵＢ中のｐ型ウエルＰ１よりも深
さが浅くなっている。

【００１５】図７（Ａ）に示した相補型ウエルＣＷは、
ｎ型ウエルＮ２とｐ型ウエルＰ２またはＰ１を用いて構
成することができる。２重ウエルＤＷは、ｎ型ウエルＮ
１とその中のｐ型ウエルＰ２を用いて構成される。

【００１６】このようなウエル構造は、素子分離絶縁領
域を形成する前もしくは後にイオン注入等を用いて作成
することができる。以下、メモリセル領域のみを例に取
って説明するが、同一チップ内には図７（Ａ）に示すよ
うな種々の領域が形成されるものとする。

【００１７】図１（Ａ）に示すように、ｐ型領域を有す
るシリコン基板１の表面上にレジストパターン２を作成
する。レジストパターン２は、素子分離絶縁領域を形成
すべき領域に開口３を有する。レジストパターン２をマ
スクとして、例えばＣｌ₂＋Ｏ₂をエッチングガスとし
た反応性イオンエッチング（ＲＩＥ）を行うことによ
り、半導体基板１を異方的にエッチして、たとえば深さ
３００ｎｍのトレンチ４を形成する。

【００１８】トレンチ４は、ほぼ垂直な側壁を有し、後
述するように活性領域ＡＲを取り囲むように形成され
る。ここで、「ほぼ垂直」とは、厳密な垂直は製造工程
上極めて困難であり、垂直に近い角度を意味する。ほぼ
垂直であれば垂直と同様の効果を生じる。反応性イオン
エッチング後、レジストパターン２は除去する。

【００１９】なお、シリコン基板上に熱酸化膜を成長
し、その上にＣＶＤ法にてシリコン酸化膜を成長し、こ
れらをフォトレジストにてパターン形成し、該パターン
形成されたシリコン窒化膜をマスクとしてシリコン基板
をエッチングしても良い。この場合、シリコン酸化膜等
はＣＭＰの際のストッパとしても作用し、シリコン基板
表面の損傷を防止することができる。

【００２０】図１（Ｂ）に示すように、半導体基板１表
面上にシリコン酸化膜５を堆積する。例えば、テトラエ
トキシシラン（ＴＥＯＳ）とオゾンとを用いた常圧化学
気相堆積（ＣＶＤ）または、高密度プラズマ（ＨＤＰ）
を用いたプラズマ励起（ＰＥ）ＣＶＤにより酸化シリコ
ン膜５を形成する。

【００２１】酸化シリコン膜５形成後、半導体基板１上
に堆積した酸化シリコン膜を除去するため、化学機械研
磨（ＣＭＰ）を行い、基板１の表面を露出させる。この
状態で、トレンチ４内に残された酸化シリコン領域は、
周辺のシリコン領域と同一表面を形成し、素子分離絶縁
領域５ａを構成する。

【００２２】図４（Ａ）は、基板中に形成された活性領
域ＡＲと、その周囲に形成された素子分離絶縁領域５ａ
の平面配置を概略的に示す。素子分離絶縁領域５ａの中
に、互いに分離された活性領域ＡＲが複数個形成されて
いる。このような構成の基板上にＭＯＳトランジスタ、
キャパシタ蓄積電極ＳＥ、ビットラインＢＬ、ワードラ
インＷＬ等が形成される。図面の簡単化のため、複数の
ワードラインＷＬの他には１つのビットラインＢＬおよ
び１つのキャパシタ蓄積電極ＳＥのみが図示されてい
る。

【００２３】図１（Ｂ）に戻り、素子分離絶縁領域５ａ
を形成した後、寄生ＭＯＳトランジスタ防止のためのイ
オン注入を行う。例えば、Ｂ⁺イオンを加速エネルギ−
１００ｋｅＶ、ドーズ量約２×１０¹²ｃｍ^-2で打ち込
み、ボロン注入領域７を形成する。なお、加速エネルギ
−１００ｋｅＶでイオン注入したボロンイオンは、深さ
約３００ｎｍを中心に分布する。寄生ＭＯＳトランジス
タのしきい値は７Ｖ程度になる。

【００２４】素子分離絶縁領域５ａがさらに深く形成さ
れる場合は、加速エネルギ−を増加させる。例えば、素
子分離絶縁領域５ａが深さ４００ｎｍの場合、ボロンイ
オンの加速エネルギーは約１２０ｋｅＶとすればよい。
なお、以下図面の簡単化のため、深いイオン注入領域７
は図示を省略する。

【００２５】なお、図１（Ｂ）に示すイオン注入工程に
先立ち、基板１表面に薄いシリコン酸化膜６を形成して
もよい。このシリコン酸化膜６は、イオン注入による面
荒れを防止する機能を果たす。

【００２６】図１（Ｃ）に示すように、半導体基板１表
面上にレジストパターン８を作成する。レジストパター
ン８は、イオン注入用の開口９を有する。

【００２７】図４（Ｂ）は、レジストパターン８の平面
形状を概略的に示す。レジストパターン８中に形成され
た開口９は、各活性領域ＡＲの端部を露出するように形
成される。

【００２８】図１（Ｃ）に示すように、Ｐ⁺イオンを加
速エネルギ−２０ｋｅＶ、ドーズ量約１．５〜２×１０
¹³ｃｍ^-2でレジストパターン８を介して半導体基板１中
にイオン注入する。このイオン注入により、ｎ型領域１
０が深さ約０．１４〜０．２μｍ程度形成される。素子
分離絶縁領域５ａにもＰ⁺イオンが注入されるが、素子
分離絶縁領域中ではＰは導電性に影響を与えないため、
半導体装置の構成要件としては寄与しない。

【００２９】なお、Ｐ⁺イオンのイオン注入は、セルア
レイ部分のみに行われる。他の領域は、レジストパター
ン８によって覆われる。イオン注入後、レジストパター
ン８は除去する。

【００３０】図２（Ｄ）に示すように、セルアレイ領域
全表面に、Ｂ⁺イオンを加速エネルギ２０ｋｅＶ、ドー
ズ量約１〜１．５×１０¹³ｃｍ^-2程度でイオン注入し、
セルアレイ領域でのＭＯＳトランジスタのしきい値Ｖｔ
ｈを調整する。

【００３１】図１（Ｂ）でシリコン酸化膜６を形成した
場合は、図２（Ｄ）に示すイオン注入工程の後にこのシ
リコン酸化膜を除去する。ｎ型領域１０は、Ｂ⁺のイオ
ン注入によって導電型が反転されない不純物濃度を有す
る。

【００３２】図２（Ｅ）に示すように、活性領域ＡＲの
表面を清浄化した後、活性領域ＡＲ表面上に厚さ約８ｎ
ｍのゲート酸化膜１３をウエット雰囲気中約８５０℃の
熱酸化により作成する。活性領域ＡＲの表面をゲート酸
化膜１３で覆った後、全表面上にゲート電極（ワード
線）となる導電層１４および絶縁層１６を堆積する。

【００３３】導電層１４は、例えば厚さ約１６０ｎｍの
ドープした多結晶シリコン層、または厚さ約８０ｎｍの
ドープした多結晶シリコン層と厚さ約１００ｎｍのタン
グステンシリサイド（ＷＳｉ）層の積層で形成する。絶
縁層１６は、例えば厚さ５０ｎｍの酸化シリコン層と厚
さ約１５０ｎｍの窒化シリコン層の積層で形成する。な
お、上側に配置される絶縁層は、その上に形成される層
間絶縁膜とエッチング特性が異なるように選択される。

【００３４】絶縁層１６上にレジストパターンを形成
し、異方性エッチングを行うことにより、絶縁層１６、
導電層１４の積層をパターニングする。このようにし
て、ワード線構造が形成される。ワード線構造は、幅約
０．２μｍ、間隔約０．２μｍで配置される。

【００３５】素子分離絶縁領域５ａ上に配置されたワー
ド線構造は、一部活性領域ＡＲ上に張り出して配置され
ているが、その下にはｎ型領域１０が配置されている。
なお、ワード構造をパターニングした後、パターニング
に用いたレジストパターンは除去する。

【００３６】図２（Ｆ）に示すように、Ｐ⁺イオンを加
速エネルギ−約３０ｋｅＶ、ドーズ量約２×１０¹³ｃｍ
^-2でイオン注入し、ワード線構造間に露出した活性領域
内にｎ型領域１８を形成する。ｎ型領域１８は、ワード
線（ゲート電極）下方に一部入り込んでＭＯＳトランジ
スタのソース／ドレイン領域を構成する領域であり、先
に形成したｎ型領域１０よりもｎ型不純物濃度が高い。
ｎ型領域１０は、図２（Ｄ）に示すしきい値調整用イオ
ン注入によりｐ型に反転しない濃度を有すれば足りる。
ｎ型領域１０とｎ型領域１８とは、少なくとも一部オー
バーラップし、連続したｎ型領域を形成する。オーバラ
ップ領域は、ｎ型領域１８の他の部分よりも不純物濃度
の高い領域を構成するであろう。また、オーバーラップ
領域は、ｎ型領域１８の他の部分と較べ、より大きな深
さを形成するであろう。

【００３７】図３（Ｇ）に示すように、ワード線構造側
壁上に側壁絶縁膜２０を形成する。例えば、ドライ酸素
雰囲気中８００℃で熱酸化を行い、多結晶シリコン表面
上に厚さ約３ｎｍの熱酸化膜を形成した後、窒化シリコ
ン膜を厚さ約８０ｎｍＣＶＤにより堆積する。なおこの
厚さは平坦面上での厚さであり、側壁上の厚さは若干薄
くなる。

【００３８】窒化シリコン膜堆積後、例えばＡｒ＋ＣＨ
Ｆ₃＋Ｏ₂をエッチングガスとした反応性イオンエッチ
ングにより、窒化シリコン膜を異方的にエッチして側壁
絶縁膜２０のみを残す。側壁絶縁膜２０の厚さは約６０
〜７０ｎｍとなる。その後、厚さ約５０ｎｍの酸化シリ
コン膜を堆積し、その上に厚さ２００〜２５０ｎｍのボ
ロホスホシリケートガラス（ＢＰＳＧ）膜２２を堆積す
る。ＢＰＳＧ膜２２堆積後、リフロー処理を行い、ＢＰ
ＳＧ膜２２の表面を平坦化する。

【００３９】図３（Ｈ）に示すように、ＢＰＳＧ膜２２
表面上に作成したレジストパターンをマスクとしビット
線コンタクト用の開口２４を作成する。このエッチング
においては、ワード線の上面および側面を覆う窒化シリ
コン膜がエッチングストッパの役割を果たし、自己整合
コンタクト（ＳＡＣ）による開口２４が作成される。そ
の後、レジストパターンを除去し、導電層２６、絶縁層
２８の積層を作成する。導電層２６、絶縁層２８は、そ
れぞれワード線の導電層１４、絶縁層１６と同様の構成
を有する。ワード線構造作成の場合と同様に、レジスト
パターンを用いて絶縁層２８、導電層２６をパターニン
グする。その後、窒化シリコン膜の堆積、異方性エッチ
ングを行ってビット線側壁絶縁膜３０を作成する。この
側壁絶縁膜３０の作成は、ワード線構造の側壁絶縁膜２
０の作成と同様の工程で行われる。

【００４０】図３（Ｉ）に示すように、ビット線構造を
覆ってＢＰＳＧ膜３２を厚さ約２５０ｎｍ堆積し、リフ
ロー処理を行って表面を平坦化する。ＢＰＳＧ膜３２の
上にレジストパターンを作成し、キャパシタコンタクト
用開口３３を形成する。キャパシタコンタクト用開口３
３は、ワード線側壁絶縁膜２０によって自己整合し、ビ
ット線に接続されていないソース／ドレイン領域を露出
する。開口３３を形成した後、例えば多結晶シリコン層
を堆積することにより、開口３３を埋め込み、さらにＢ
ＰＳＧ膜３２上に延在するシリコン膜３４を形成する。
シリコン膜３４をパターニングし、互いに電気的に分離
されたキャパシタの蓄積電極３４を形成する。

【００４１】その後、厚さ約４ｎｍの窒化シリコン膜を
堆積して蓄積電極３４表面を覆う。ウエット酸素雰囲気
中約８００℃で基板表面の酸化処理を行い、窒化シリコ
ン膜表面を厚さ約１ｎｍ程度酸化する。このようにして
キャパシタ誘電体膜３６が形成される。窒化シリコン膜
表面の熱酸化は、キャパシタの電荷保持特性、絶縁特性
を向上させる処理である。キャパシタ誘電体膜３６を作
成した後、セルアレイ領域全面を覆う他のシリコン膜を
形成し、対向電極３８を作成する。対向電極３８は、セ
ルアレイ領域以外の部分では除去される。

【００４２】なお、ワード線構造を作成した後、イオン
注入を行い、その後側壁絶縁膜を作成したが、側壁絶縁
膜の作成を省略することもできる。但し、同一半導体チ
ップの他の領域においては、通常ＬＤＤ構造のＭＯＳト
ランジスタを作成する。ＬＤＤ構造のＭＯＳトランジス
タを作成するためには、ゲート電極に側壁絶縁膜を形成
することが必要である。製造工程を共用すれば、メモリ
セルのトランジスタにも側壁絶縁膜が形成される。

【００４３】図４（Ｃ）は、メモリセル領域以外の領域
で用いられるＬＤＤ構造のＭＯＳトランジスタの構成を
概略的に示す。導電層１４と絶縁層１６の積層によって
ゲート電極構造が作成され、図２（Ｆ）に示す工程で行
ったイオン注入により、低不純物濃度のｎ型領域１８が
作成される。その後、側壁絶縁膜２０を作成し、高濃度
のｎ型不純物のイオン注入を行って、低抵抗率ソース／
ドレイン領域４０が作成される。その他の構成は、メモ
リセル領域のＭＯＳトランジスタと同様である。

【００４４】上述の実施例においては、キャパシタに接
続されるソース／ドレイン領域と素子分離絶縁領域との
間に図１（Ｃ）に示すイオン注入によりソース／ドレイ
ン領域と同導電型の領域１０が形成されている。このｎ
型領域１０の機能を図５（Ａ）、（Ｂ）を参照して説明
する。

【００４５】図５（Ａ）、（Ｂ）は、図３（Ｉ）の構成
から、反転防止用のｎ型領域１０を省略した構成を示
す。ビット線２６に接続されたソース／ドレイン（ドレ
イン）領域を１８ａとし、キャパシタの蓄積電極３４に
接続されたソース／ドレイン（ソース）領域を１８ｂと
する。また、これらのソース／ドレイン領域１８ａ、１
８ｂ間のゲート電極を１４ａとし、隣接するワード線を
１４ｂとする。

【００４６】図５（Ａ）は、蓄積電極３４に“０”を示
す０Ｖが蓄積されている状態を示す。隣接ワード線１４
ｂに６Ｖのオン信号が印加されると、隣接ワード線１４
ｂ下方に存在するｐ型領域１の表面は反転し、ｎ型反転
領域４２が形成される。すると、蓄積電極３４およびｎ
型ソース領域１８ｂ中の電子はｎ型反転領域４２にも分
布するようになる。

【００４７】この状態で、隣接ワード線１４ｂの電圧が
オンを表す６Ｖからオフを表す０Ｖに変化したとする。
隣接ワード線１４ｂの電圧が０Ｖとなると、反転領域４
２は消滅する。反転領域４２中に分布していた電子は、
その一部はｎ型ソース領域１８ｂに戻るであろうが、他
の一部はｐ型領域内に取り残され、シリコン−シリコン
酸化膜界面のトラッピングセンター等に捕捉され、正孔
と再結合して消滅してしまう。

【００４８】この現象は、蓄積電極３４に蓄積されてい
た電子の減少を意味し、蓄積電極３４の電位が上昇する
ことになる。すなわち、“０”を蓄積していたメモリセ
ルが“１”を蓄積しているかのように変化する可能性を
示す。この現象は、隣接ワード線のオン−オフ変化の回
数に依存するであろう。

【００４９】図５（Ｂ）は、蓄積電極３４に“１”を表
す４Ｖが蓄積されている状態を示す。隣接ワード線１４
ｂにオンを表す６Ｖが印加されると、その下方のｐ型領
域表面は、たとえ反転しなくても、空乏層４３が誘起さ
れる。反転層が生じる場合はその下に空乏層が生じる。
空乏層４３内において、電子が発生すると、電子は空乏
層内の電界によって加速され、４Ｖを蓄積する蓄積電極
３４およびソース領域１８ｂに入り込むであろう。蓄積
電極３４における電子数の増加は、蓄積電位の減少を意
味する。すなわち、“１”を蓄積してはずのメモリセル
に“０”が蓄積されることになってしまう。この電子の
流れは、隣接ワード線１４ｂにオン信号が印加されてい
る時間長に依存すると考えられる。

【００５０】実際に隣接ワード線の下にｐ型領域が配置
されたメモリセルを作成し、隣接ワード線の電位をオン
／オフに変化させてダイナミックなリテンション特性を
測定したところ、上述の推測を裏付ける実験結果が得ら
れた。

【００５１】図５（Ａ）、（Ｂ）に示すメモリの蓄積情
報破壊現象は、隣接ワード線の下に反転層もしくは空乏
層が誘起されることに原因がある。隣接ワード線の下を
ｎ型領域とした場合、隣接ワード線の電位によらず、隣
接ワード線の下にはｎ型領域が存在することになる。従
って、反転層／空乏層が生成されることに原因するメモ
リの破壊現象は減少することが期待される。

【００５２】上述の実施例によれば、反転防止領域のイ
オン注入を行うため、図１（Ｃ）に示す工程が必要であ
り、この工程にマスク１枚を用いる。しかしながら、こ
の工程を他の目的のための工程と兼用することもでき
る。

【００５３】図６（Ａ）は、反転防止領域作成と同時
に、キャパシタの電極領域をイオン注入する場合を示
す。

【００５４】図６（Ａ）は、右側にメモリセル領域を示
し、左側にメモリセル領域以外の周辺領域の一部の構成
を示す。メモリセル領域は前述の実施例同様に作成され
る。ｎ型領域４４は、図１（Ｃ）に示す工程と同時に作
成され、キャパシタの下部電極を構成する。シリコン酸
化膜４６は、図２（Ｅ）に示すゲート酸化膜１３と同時
に作成され、キャパシタの誘電体膜を構成する。導電層
４８は、図２（Ｅ）に示す導電層１４と同時に作成さ
れ、キャパシタの上部電極を構成する。

【００５５】絶縁膜４９、５０は、図２（Ｅ）に示す絶
縁膜１６および図３（Ｇ）に示す絶縁膜２０と同時に作
成される。また、高濃度のｎ型領域５２は、図４（Ｃ）
に示す周辺回路領域におけるＬＤＤＭＯＳトランジスタ
の高不純物濃度ソース／ドレイン領域４０と同時に作成
される。

【００５６】このように、今までに説明した工程を利用
することにより、周辺回路領域において、ＭＯＳキャパ
シタを作成することができる。このＭＯＳキャパシタ
は、基板を一方の電極とするＭＯＳキャパシタと較べ半
導体側の不純物濃度を増加できるので、より良好な特性
を実現することができる。

【００５７】図６（Ｂ）は、このようにして作成したキ
ャパシタの利用例を示す。インバータＩＮ１とＩＮ２の
間に、抵抗Ｒ、キャパシタＣからなる遅延回路を接続す
る。インバータＩＮ１に入力する信号は、ＣＲ時定数を
有する遅延回路によって一定時間遅延され、インバータ
ＩＮ２から出力する。

【００５８】図６（Ｃ）は、キャパシタの他の利用例を
示す。端子Ｔ１、Ｔ２は、例えば外部から電源電圧を受
ける端子である。これらの端子に接続された配線に、そ
れぞれキャパシタＣ１、Ｃ２が接続される。端子Ｔ１、
Ｔ２にパルス的外来ノイズが到達した場合、これらの外
来ノイズはキャパシタＣ１、Ｃ２を介して吸収され、ノ
イズを緩和もしくは低減する。

【００５９】その他、ワード線昇圧回路等の容量素子、
アナログ回路の容量素子等にも使用できる。

【００６０】上述の実施例においては、素子分離絶縁領
域をトレンチを埋め込む絶縁膜によって形成した。素子
分離絶縁領域は他の構成によって形成することもでき
る。

【００６１】図８（Ａ）、（Ｂ）、（Ｃ）は、ＬＯＣＯ
Ｓによって作成したフィールド酸化膜を素子分離絶縁領
域として用いる実施例を示す。Ｐ型半導体基板１０１の
上に、バッファ酸化膜を介して窒化シリコン膜を耐酸化
膜として形成し、窒化膜をパターニングして酸化領域を
画定する。酸化性雰囲気中で１１００℃の熱酸化を行
い、厚さ約３５０ｎｍのフィールド酸化膜１０５を作成
する。

【００６２】その後、窒化シリコン膜、バッファ酸化膜
を除去し、活性領域上に新たに厚さ約２０ｎｍの酸化シ
リコン膜１０６をドライ酸素雰囲気中９００℃の熱酸化
により作成する。

【００６３】この状態で、Ｂ⁺イオンを加速エネルギ１
００ｋｅＶ、ドーズ量３×１０¹²ｃｍ^-2でイオン注入
し、寄生ＭＯＳトランジスタ防止用のｐ型イオン注入領
域１０７を作成する。寄生ＭＯＳトランジスタのしきい
値は７Ｖ程度となる。ｐ型領域１０７は、フィールド酸
化膜１０５の底面付近を中心に分布する。但し、酸化膜
厚が減少するバーズビーク部分においては、酸化膜１０
５の底面を離れ、基板１０１のより深い部分に分布す
る。

【００６４】図８（Ｂ）に示すように、半導体基板上に
レジスト膜を塗布し、露光現像してレジストパターン１
０８を作成する。レジストパターン１０８は、反転防止
領域を作成すべき領域に開口１０９を有する。

【００６５】レジストパターン１０８をマスクとし、Ｐ
⁺イオンを加速エネルギ４０ｋｅＶ、ドーズ量約１．５
×１０¹³ｃｍ^-2でイオン注入し、ｎ型領域１１０を作成
する。バーズビークの下に入り込んで反転を防止する領
域を作成するため、図１（Ｃ）に示す場合よりもＰ⁺イ
オンの加速エネルギは高めに設定されている。その後、
レジストパターン１０８は除去する。

【００６６】その後、メモリセル領域全体にしきい値調
整用のイオン注入を行う。例えば、加速エネルギ２０ｋ
ｅＶ、ドース量１×１０¹³ｃｍ^-2でＢ⁺イオンのイオン
注入を行う。

【００６７】なお、反転防止領域として機能するｎ型領
域１１０作成のためのイオン注入は、後のイオン注入を
経ても、ｎ型を保持するのに十分な濃度に設定される。
その後、活性領域上のシリコン酸化膜１０６は除去す
る。

【００６８】図８（Ｃ）に示すように、ウエット酸化雰
囲気中８５０℃の熱処理を行い、活性領域表面上に厚さ
約８ｎｍのゲート酸化膜１１３を形成する。ゲート酸化
膜１１３を覆って、基板全面上に厚さ約１６０ｎｍの多
結晶シリコン層１１４をＣＶＤにより形成する。多結晶
シリコン層１１４の上に、酸化シリコン層を厚さ約５０
ｎｍＣＶＤにより形成した後、さらに窒化シリコン膜を
厚さ約１５０ｎｍＣＶＤにより形成し、合わせて絶縁膜
１１６とする。

【００６９】絶縁膜１１６上にレジストパターンを作成
し、異方性エッチングを行うことにより絶縁膜１１６、
導電層１１４をエッチングし、ゲート電極構造を作成す
る。このゲート電極構造をマスクとし、Ｐ⁺イオンを加
速エネルギ３０ｋｅＶ、ドーズ量２×１０¹³ｃｍ^-2でイ
オン注入し、ｎ型のソース／ドレイン領域１１８を作成
する。

【００７０】図８（Ｃ）に示す状態は、図２（Ｆ）に示
す状態に対応する。その後、図３（Ｇ）、（Ｈ）、
（Ｉ）に示す工程を行うことにより、ＤＲＡＭ半導体装
置を完成させる。

【００７１】上述の実施例においては、図４（Ａ）、
（Ｂ）に示すように、矩形状の平面形状を有する活性領
域ＡＲを用いた。活性領域ＡＲの形状は矩形状に限らな
い。本発明者等は、先に、各メモリセルにおいて活性領
域とワード線との配置を工夫することにより、パターン
の位置ずれに対してもトランジスタのしきい値を安定に
保つことのできるＤＲＡＭ半導体装置を提案した（特開
平２−１９２１６号、ＵＳＰ５，０１４，０１３）。

【００７２】上述の実施例同様の反転防止領域をこのよ
うな配置を有するＤＲＡＭ装置に用いることもできる。
図９に示すように、活性領域ＡＲは、ビット線ＢＬに対
して斜めに配置され、両端に折れ曲がり部分を有する。
なお、図においてはビット線コンタクト孔ＢＨの左側部
分と右側部分を別の領域に示している。活性領域ＡＲの
両端には、折れ曲がった領域ＡＲ１、ＡＲ２が接続され
ている。反転防止用のイオン注入は、領域ＩＰで示す部
分に行われる。活性領域ＡＲ（ＡＲ１、ＡＲ２を含む）
を取り囲む素子分離絶縁領域は、図１（Ｂ）に示すよう
なトレンチ分離領域によって作成してもよく、図８
（Ａ）に示すようなＬＯＣＯＳ素子分離絶縁領域によっ
て作成してもよい。反転防止用のイオン注入のエネルギ
ーは、各実施例において説明したような加速エネルギー
で行えばよい。

【００７３】以上、ソース／ドレイン領域と同一導電型
の領域で反転防止領域を形成する場合を説明した。反転
防止領域をソース／ドレイン領域と逆導電型の領域で形
成することも可能である。たとえば、図１（Ｃ）の工程
において、イオン注入する不純物をボロンとすればよ
い。この反転防止領域の不純物濃度はソース／ドレイン
領域の不純物濃度よりも低くし、ソース／ドレイン領域
形成用のイオン注入が反転防止領域の一部上にオーバラ
ップして行われた時は、導電型を反転してソース／ドレ
イン領域を形成するようにする。

【００７４】ＤＲＡＭにおいては、図７（Ａ）で示した
ように、種々の半導体素子がメモリセルと共に形成され
る。以下、ｎチャネルＭＯＳトランジスタを用いたメモ
リセルと、周辺回路におけるｐチャネルＭＯＳトランジ
スタの製造工程を説明する。

【００７５】図１０（Ａ）に示すように、ｐ型ウェル１
００ｐとｎ型ウェル１００ｎを含むシリコン基板１０１
の表面上に、酸化シリコン膜１０２をたとえば熱酸化に
より厚さ１０ｎｍ形成し、その上に窒化シリコン膜１０
３をたとえばＣＶＤにより厚さ約１５０ｎｍ形成する。
次に、窒化シリコン膜１０３の上に、レジストパターン
１０４を形成し、トレンチを形成する領域に開口１０５
を配置する。レジストパターン１０４をマスクとし、そ
の下の窒化シリコン膜１０３、酸化シリコン膜１０２を
エッチングし、さらにシリコン基板１０１を深さ約３８
０ｎｍエッチングする。このようにして、シリコン基板
１０１表面に深さ約３８０ｎｍのトレンチ１０６が形成
される。その後、レジストパターン１０４は除去する。

【００７６】図１０（Ｂ）に示すように、酸化性雰囲気
中でたとえば９００℃の熱酸化を行うことにより、トレ
ンチ１０６の表面に厚さ約１０ｎｍのシリコン酸化膜１
０７を形成する。

【００７７】次に、基板１０１表面上に、たとえば高密
度プラズマ（ＨＤＰ）ＣＶＤにより、厚さ約７５０ｎｍ
のＨＤＰシリコン酸化膜１０８を堆積する。このシリコ
ン酸化膜１０８は、熱酸化膜１０７で覆われたトレンチ
１０６を完全に埋め戻す。

【００７８】図１０（Ｃ）に示すように、化学機械研磨
（ＣＭＰ）によりシリコン酸化膜１０８を表面から研磨
し、シリコン窒化膜１０３の表面を露出させる。シリコ
ン窒化膜１０３は、ＣＭＰに対するストッパとして機能
する。トレンチ１０６に埋め込まれたシリコン酸化膜１
０８ａは、シリコン窒化膜１０３の表面と同一平面を形
成する。

【００７９】図１０（Ｄ）に示すように、ＣＭＰ終了
後、基板１０１表面のシリコン窒化膜１０３を熱燐酸で
除去し、さらにその下のシリコン酸化膜１０２を希弗酸
で除去する。

【００８０】図１１（Ｅ）に示すように、酸化性雰囲気
中で、たとえば９００℃の熱酸化を行うことにより、基
板１０１表面に厚さ約１０ｎｍのシリコン酸化膜１０９
を形成する。

【００８１】図１１（Ｆ）に示すように、周辺回路のｐ
チャネルＭＯＳトランジスタを形成する領域上にレジス
トパターン１１０を形成し、メモリセル領域を露出した
状態にする。このメモリセル領域に対し、３種類のイオ
ン注入を行う。ｎ型不純物であるＰ⁺イオンを加速エネ
ルギ８００ｋｅＶ、ドーズ量１．５×１０¹³ｃｍ^-2でイ
オン注入し、埋込ｎ型層１１１を形成する。ｐ型不純物
であるＢ⁺イオンを加速エネルギ１５０ｋｅＶ、ドーズ
量１×１０¹³ｃｍ^-2および加速エネルギ１００ｋｅＶ、
ドーズ量２×１０¹²ｃｍ^-2でイオン注入し、埋込ｐ型ウ
ェル１１２を形成する。ｐ型不純物Ｂ⁺イオンを、加速
エネルギ１８ｋｅＶ、ドーズ量１．５×１０¹³ｃｍ^-2で
イオン注入し、メモリセル領域の閾値Ｖｔを制御した表
面層１１３を形成する。その後、レジストパターン１１
０は除去する。

【００８２】図１１（Ｇ）に示すように、メモリセル領
域を覆うレジストパターン１１４を形成し、ｐチャネル
ＭＯＳトランジスタ領域を露出する。レジストパターン
１１４をマスクとし、ｎ型不純物であるＰ⁺イオンを、
加速エネルギ６００ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2
および加速エネルギ８０ｋｅＶ、ドーズ量１．５×１０
¹³ｃｍ^-2でイオン注入し、埋込ｎ型ウェル１１５を形成
する。その後、レジストパターン１１４は除去する。

【００８３】図１１（Ｈ）に示すように、トレンチ１０
６の周囲の領域およびｐチャネルＭＯＳトランジスタ領
域の上に開口を有するレジストパターン１１６を形成す
る。レジストパターン１１６をマスクとし、ｎ型不純物
であるＰ⁺イオンを加速エネルギ２０ｋｅＶ、ドーズ量
１．５×１０¹³ｃｍ^-2でイオン注入し、トレンチ１０６
周囲のｎ型領域１１７およびｐチャネルＭＯＳトランジ
スタ領域の表面ｎ型層１１８を形成する。その後、レジ
ストパターン１１６は除去する。

【００８４】図１２（Ｉ）に示すように、好ましくは酸
化シリコン膜１０９を除去し、熱酸化により新たにゲー
ト酸化膜１０９ａを形成する。ゲート酸化膜１０９ａの
上に多結晶シリコン層１２０をＣＶＤ等によって堆積す
る。多結晶シリコン層１２０の上に、ｐチャネルＭＯＳ
トランジスタ領域を覆うレジストパターン１１９ｎを形
成する。レジストパターン１１９ｎをマスクとし、多結
晶シリコン層１２０にｎ型不純物であるＰ⁺イオンを加
速エネルギ２０ｋｅＶ、ドーズ量１×１０¹⁶ｃｍ^-2イオ
ン注入し、ｎ型多結晶シリコン層１２０ｎとする。その
後、レジストパターン１１９ｎは除去する。

【００８５】なお、シリコン酸化膜１０９の表面から埋
込シリコン酸化膜１０８ａが若干突出する。多結晶シリ
コン層形成前にトレンチにおける埋込シリコン酸化膜の
突出部をＣＭＰ等により平坦化してもよい。

【００８６】図１２（Ｊ）に示すように、メモリセル領
域をレジストパターン１１９ｐで覆い、ｐチャネルＭＯ
Ｓトランジスタ領域を露出する。レジストパターン１１
９ｐをマスクとし、ｐ型不純物であるＢ⁺イオンを加速
エネルギ１５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2でイオ
ン注入し、ｐ型多結晶シリコン層１２０ｐとする。その
後、レジストパターン１１９ｐは除去する。

【００８７】このような工程により、メモリセル領域の
反転防止用不純物添加領域１１７と、ｐチャネルＭＯＳ
トランジスタ領域の表面ｎ型層１１８が同一の工程によ
り形成される。

【００８８】図１２（Ｋ）に示すように、多結晶シリコ
ン層１２０の上に、低抵抗ゲート電極となるＷＳｉ層１
２１を例えばＣＶＤにより厚さ約１５０ｎｍ堆積し、そ
の上に絶縁保護層となる窒化シリコン層１２２をたとえ
ばＣＶＤにより厚さ１５０ｎｍ堆積する。窒化シリコン
層１２２の上に、レジストパターンを形成し、ゲート電
極をパターニングする。その後、レジストパターンを除
去する。図示の状態は、このような工程によりゲート電
極が形成された状態を示す。この状態は、たとえば図２
（Ｅ）に対応する。その後、図２（Ｆ）以下の工程、も
しくは公知の製造工程を行うことにより、メモリセルお
よび周辺回路領域の半導体素子を形成し、配線層、絶縁
層、保護層等を形成して半導体装置を完成させる。

【００８９】以上の実施例においては、マスクの位置合
わせ誤差を考慮しなかった。活性領域端部へのイオン注
入用マスクと、ワードライン（ゲート電極）パターニン
グ用のマスクとは別のマスクとなる。したがって、これ
ら２枚のマスクの位置合わせ誤差が生じ得る。加工寸法
が微細化した時には、このマスク合わせ誤差が設計寸法
の制限となり得る。

【００９０】図１３（Ａ）は、活性領域ＡＲ端部へのイ
オン注入領域１０と、その上に配置されるワードライン
ＷＬとの関係を示す。ここで、下側に示した活性領域Ａ
Ｒ右端のイオン注入領域１０と、その両側に配置される
ワードラインＷＬｘ、ＷＬｙとの関係を考察する。ワー
ドラインＷＬｘは、イオン注入領域１０が所属するトラ
ンジスタのゲート電極を構成するワードラインであり、
ワードラインＷＬｙは、隣接するワードラインである。
ワードラインＷＬは同一のマスクでパターニングされる
ため、ワードライン相互間の位置精度は高い。イオン注
入領域１０とワードラインＷＬとは、別のマスクでパタ
ーニングされるため、位置合わせ誤差を考慮する必要が
ある。

【００９１】図１３（Ｂ）は、ワードラインマスクが左
方向にずれ、隣接するワードラインＷＬｙが活性領域Ａ
Ｒの端部に形成したイオン注入領域１０に重なる場合を
示す。ワードラインマスクが左方向にずれ、隣接ワード
ラインＷＬｙが活性領域ＡＲに重なる場合にも、隣接ワ
ードラインＷＬｙとオーバラップする活性領域ＡＲの部
分は、全てイオン注入領域１０で占められることが望ま
しい。隣接ワードラインＷＬｙの下にイオン注入されて
いない領域が存在すると、上述のリテンション特性の劣
化の原因となる。

【００９２】図１３（Ｃ）は、ワードラインマスクが右
方向にずれ、ゲート電極を構成するワードラインＷＬｘ
がイオン注入領域１０に近づいた場合を示す。このよう
な位置合わせ誤差を生じても、イオン注入領域１０はワ
ードラインＷＬｘと重なり合わないことが望ましい。ワ
ードラインＷＬｘ下にイオン注入領域１０が入り込む
と、このトランジスタの閾値を変化させてしまう可能性
がある。

【００９３】位置合わせ誤差をｍとすると、図１３
（Ｂ）、（Ｃ）の両者の位置合わせ誤差を考慮すると、
ワードラインＷＬ間の間隔は、２ｍ以上必要となる。

【００９４】イオン注入された不純物は、さらに横方向
に拡がる。この横方向拡がりは、不純物濃度にも影響さ
れる。図１３（Ｂ）の場合、一旦形成されたイオン注入
領域１０は、隣接ワードラインＷＬｙに覆われれば、そ
れ以上不純物濃度が増加することはない。

【００９５】しかしながら、図１３（Ｃ）の場合、ワー
ドラインＷＬｘに隣接してイオン注入領域１０が配置さ
れる場合、ソース／ドレイン領域形成用のイオン注入が
さらに行われる。この時、イオン注入領域１０がワード
ラインＷＬｘから離れている場合よりも横方向拡がりが
大きくなる可能性がある。したがって、不純物の横方向
拡がりを考えた場合、さらにワードライン間間隔を広げ
る必要が生じる可能性がある。

【００９６】図１３（Ｂ）と（Ｃ）の横方向拡がりの差
をｄとすれば、ワードライン間間隔は２ｍ＋ｄ必要とな
る。たとえば、位置合わせ合誤差ｍを６０ｎｍ程度、横
方向拡がりの差ｄを３０ｎｍと想定すると、ワードライ
ン間間隔は２ｍ＋ｄ＝１５０ｎｍとなる。

【００９７】０．１３μｍルールのメモリを作成しよう
とした場合、ワードライン間隔は１３０ｎｍとすること
が望まれる。しかしながら、ワードライン間隔が１５０
ｎｍ必要となれば、最小線幅で設計することが困難にな
ってしまう。横方向拡がりの差ｄを０と想定しても、位
置合わせ誤差ｍが増加すると、ワードライン間隔を最小
線幅に設定することが困難になり得る。

【００９８】図１３（Ｄ）は、本発明の他の実施例によ
るワードラインパターンを示す平面図である。活性領域
ＡＲは、両端部にイオン注入領域１０を有する。このイ
オン注入領域に隣接して配置されるワードラインＷＬ
は、活性領域ＡＲ近傍で凹部が形成されている。ワード
ラインＷＬに凹部を形成することにより、位置合わせ誤
差を考慮する際のワードライン間間隔が拡がる。

【００９９】図１３（Ｅ）は、このようなワードライン
をパターニングするためのマスク形状の例を示す。ワー
ドラインＷＬが幅１３０ｎｍ、間隔１３０ｎｍで配置さ
れる場合、隣接する活性領域に対応する領域で幅１３０
ｎｍ、深さ３０ｎｍの切欠ＣＡを形成する。レジストパ
ターンを露光する際、角部は丸め込まれ、図１３（Ｄ）
に示すような形状となる。レジストパターンは、隣接活
性領域ＡＲ近傍で、約２０ｎｍ程度の凹部を形成する。

【０１００】このようなワードラインパターンを採用す
ることにより、位置合わせ誤差から要求されるワードラ
イン間隔が最小設計ルールを越える場合にも、ワードラ
イン間隔を最小設計ルールで実現することができる。な
お、ワード線の線幅減少による抵抗増加はワード線の厚
さ増加によって補償できる。

【０１０１】本実施例においても、活性領域端部へのイ
オン注入を、集積回路の他の領域におけるイオン注入と
共用することにより、マスク枚数の増加を防止すること
ができる。

【０１０２】以上の実施例においては、活性領域端部の
イオン注入領域を、独自のマスクを用いて作成した。

【０１０３】図１４（Ａ）、（Ｂ）は、本発明の他の実
施例を示す平面図である。

【０１０４】図１４（Ａ）に示すように、メモリセル領
域の全面に、ｎ型不純物をイオン注入する。活性領域Ａ
Ｒは一様な不純物濃度に設定される。

【０１０５】図１４（Ｂ）に示すように、メモリトラン
ジスタの閾値調整用不純物イオン注入の際、活性領域端
部をレジストマスクＰＲで覆う。この状態で、ｐ型不純
物をイオン注入する。活性領域ＡＲ端部においては、逆
導電型の不純物がイオン注入されないため、ｎ型領域が
残る。

【０１０６】本実施例の場合も、活性領域端部のイオン
注入領域を形成するために独自のマスクを使用しなくて
済み、マスク枚数を削減することができる。また、図１
４（Ａ）に示す活性領域全面へのイオン注入は、メモリ
セル以外のトランジスタの閾値調整用イオン注入と共用
することができる。

【０１０７】図１５は、本発明の他の実施例による半導
体基板の平面図を示す。半導体基板表面には、フィール
ド酸化膜等の分離絶縁膜ＦＯＸが形成され、活性領域Ａ
Ｒ１、ＡＲ２、・・・を画定している。分離絶縁膜で画
定された活性領域ＡＲの上に、ゲート酸化膜等のゲート
絶縁膜が形成され、その上にゲート電極層が形成され
る。

【０１０８】ゲート電極層の上に、レジストパターンを
形成し、ワード線Ｗ１、Ｗ２、Ｗ３、・・・をパターニ
ングする。ワード線Ｗ１、Ｗ２、・・・は、図１３に示
した実施例同様隣接する活性層の近傍で凹みを持つ側面
を有する。活性領域ＡＲ２を例にとると、その上に形成
されるワード線Ｗ２、Ｗ３は、一定の幅を有するが、左
側に隣接するワード線Ｗ１は、活性領域ＡＲ２に対向す
る領域で凹みを持つ側面を有する。同様、活性領域ＡＲ
２に右側で隣接するワード線Ｗ４は、活性領域ＡＲ２の
端部に対向する領域に凹みを持つ側面を有する。

【０１０９】図１３に示す実施例と異なる点は、ワード
線Ｗ１、Ｗ４と活性領域ＡＲ２とが重なりを有さず、活
性領域端部へのイオン注入も行わない点である。ワード
線（ゲート電極）に凹みを形成することにより、隣接す
る活性領域との間の間隔に余裕を持たせ、ワード線下方
に活性領域が入り込まないようにしている。

【０１１０】この実施例は、特に分離絶縁膜をトレンチ
分離で行った場合に有効であろう。活性領域端部へのイ
オン注入を行わないため、追加の工程は必要ない。たと
えば、図１（Ｂ）に示す工程の後、図１（Ｃ）、図２
（Ｄ）の工程を省略し、図２（Ｅ）の工程に進めばよ
い。その後、通常のＤＲＡＭ製造工程を行うことによ
り、ワード線Ｗ２、Ｗ３間の活性領域ＡＲ２にソース／
ドレイン領域の一方を形成し、ワード線Ｗ２、Ｗ３両側
の活性領域ＡＲ２端部にソース／ドレイン領域の他方を
形成し、一方のソース／ドレイン領域に接続されるビッ
ト線、他方のソース／ドレイン領域に接続されるキャパ
シタを作成する。

【０１１１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、Ｄ
ＲＡＭ装置の代わりにメモリセルを有するどのような半
導体装置を作成することもできる。例えば、メモリー素
子を含むデジタルシグナルプロセッサ（ＤＳＰ）やアプ
リケーションズスペシフィク（ＡＳ）ＩＣ等の集積回路
装置を作成することもできる。又、キャパシタの構成、
他の構成要素の構成、配置等は種々に変更することがで
きる。その他、種々の変更、改良、組み合わせが可能な
ことは当業者に自明であろう。

【０１１２】

【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭ型メモリセルのリテンション特性が改善され
る。

【図面の簡単な説明】

【図１】本発明の１実施例による半導体装置の製造方法
を説明するための半導体基板の概略断面図である。

【図２】本発明の１実施例による半導体装置の製造方法
を説明するための半導体基板の概略断面図である。

【図３】本発明の１実施例による半導体装置の製造方法
を説明するための半導体基板の概略断面図である。

【図４】図１〜図３に示す実施例をさらに説明するため
の平面図及び一部断面図である。

【図５】図１〜図４に示す実施例の効果を説明するため
の半導体基板の概略断面図である。

【図６】図１〜図４に示す半導体装置の周辺回路領域の
構成を説明するための概略断面図及び回路図である。

【図７】ＤＲＡＭ装置の全体の構成を説明するための平
面図及び概略一部断面図である。

【図８】本発明の他の実施例による半導体装置の製造方
法を説明するための半導体基板の概略断面図である。

【図９】本発明のさらに他の実施例を説明するための半
導体基板の概略平面図である。

【図１０】本発明の他の実施例を説明するための半導体
基板の概略断面図である。

【図１１】本発明の他の実施例を説明するための半導体
基板の概略断面図である。

【図１２】本発明の他の実施例を説明するための半導体
基板の概略断面図である。

【図１３】本発明の他の実施例を説明するための半導体
基板およびマスクの平面図である。

【図１４】本発明の他の実施例を説明するための半導体
基板およびマスクの平面図である。

【図１５】本発明の他の実施例を説明するための半導体
基板の平面図である。

【符号の説明】

１半導体基板２レジストマスク３開口４トレンチ５ａトレンチ素子分離絶縁領域６酸化シリコン膜８レジストパターン９開口１０反転防止領域１３ゲート酸化膜１４ゲート電極（導電層）１６絶縁層１８ソース／ドレイン領域２０側壁絶縁膜２２、３２層間絶縁膜２ビット線２８絶縁膜３０ビット線側壁絶縁膜３４蓄積電極３６キャパシタ誘電体膜３８対向電極

Claims

【特許請求の範囲】

【請求項１】１主表面と前記１主表面に露出する第１
導電型表面領域とを有する半導体基板と、前記半導体基板の１主表面に形成され、複数の活性領域
を画定する素子分離絶縁領域と、前記複数の活性領域各々の一部表面上に形成されたゲー
ト絶縁膜と、前記１主表面上で一部前記ゲート絶縁膜上に配置され、
導電体で形成され、全体として１方向に延在する複数の
ワード線と、前記１主表面上で全体として前記１方向と交差する方向
に延在する複数のビット線と、前記１主表面上に形成された複数のキャパシタと、前記複数の活性領域内に形成された複数のメモリセルト
ランジスタであって、各々が前記ワード線の１本をゲー
ト電極とし、前記ゲート電極と前記素子分離絶縁領域に
よって画定され、前記第１導電型と逆の第２導電型を有
する一対のソース／ドレイン領域を有し、前記一対のソ
ース／ドレイン領域の１方は前記複数のビット線の１本
に接続され、前記一対のソース／ドレイン領域の他方は
前記複数のキャパシタの１つに接続され、前記他方のソ
ース／ドレイン領域は、前記素子分離絶縁領域によって
３方を画定され、前記１本のワード線に隣接する他のワ
ード線下方にまで延在する第１の不純物添加領域と、前
記第１の不純物添加領域と一部オーバラップし、前記ゲ
ート電極と一部オーバラップする第２の不純物添加領域
とを含む複数のメモリセルトランジスタとを有する半導
体装置。
【請求項２】前記第１の不純物添加領域と前記第２の
不純物添加領域とが異なる不純物濃度を有する請求項１
記載の半導体装置。
【請求項３】前記第１の不純物添加領域は、前記第２
の不純物添加領域よりも低い不純物濃度を有する請求項
２記載の半導体装置。
【請求項４】前記第１の不純物添加領域が前記ゲート
電極から離隔されている請求項１〜３のいずれかに記載
の半導体装置。
【請求項５】前記半導体基板が活性領域を取り囲むト
レンチを有し、前記素子分絶縁領域が前記トレンチを埋
め戻した絶縁領域である請求項１〜４のいずれかに記載
の半導体装置。
【請求項６】さらに、前記ワード線上を覆い、ワード
線と同じ平面形状を有する第１の絶縁膜と、前記ワード線の側壁を覆い、前記第１の絶縁膜の側面に
達する第２の絶縁膜と、前記第１、第２の絶縁膜を覆って前記半導体基板上に形
成され、前記第１、第２の絶縁膜とエッチング特性の異
なる層間絶縁膜とを有する請求項１〜５のいずれかに記
載の半導体装置。
【請求項７】前記ビット線は、前記層間絶縁膜中に配
置され、層間絶縁膜中を通り前記第２の絶縁膜によって
画定される第１の開口を介して前記１方のソース／ドレ
イン領域に達する請求項６記載の半導体装置。
【請求項８】さらに、前記層間絶縁膜を貫通し、前記
第２の絶縁膜によって画定されて前記他方のソース／ド
レイン領域に達する第２の開口を有し、前記キャパシタ
は、前記第２の開口を埋め、前記層間絶縁膜上に延在す
る蓄積電極を有する請求項６または７記載の半導体装
置。
【請求項９】さらに、前記半導体基板の１主表面内に
形成された他の活性領域と、前記他の活性領域に形成され、前記第１の不純物添加領
域と同じ不純物濃度を有する第３の不純物添加領域と、前記第３の不純物添加領域上に形成され、前記ゲート絶
縁膜と同じ材料で形成され、同じ厚さを有するキャパシ
タ絶縁膜と、前記キャパシタ絶縁膜上に形成され、前記ワード線と同
じ材料で形成され、同じ厚さを有するキャパシタ上部電
極とを有する請求項１〜８のいずれかに記載の半導体装
置。
【請求項１０】前記半導体基板が前記１主表面に隣接
して、前記第１導電型と逆の第２導電型の他の活性領域
を有し、前記他の活性領域に形成され、前記第１の不純
物添加領域と同じ不純物濃度を有する第３の不純物添加
領域と、前記第３の不純物添加領域上に形成され、前記ゲート絶
縁膜と同じ材料で形成され、同じ厚さを有する他のゲー
ト絶縁膜と、前記他のゲート絶縁膜上に形成され、前記ワード線と同
じ材料で形成され、同じ厚さと前記第１導電型を有する
他のゲート電極とを有し、前記他の活性領域がメモリセ
ルトランジスタと逆の導電型のトランジスタを構成する
請求項１〜８のいずれかに記載の半導体装置。
【請求項１１】前記ワード線が隣接する活性領域の近
傍で凹みを持つ側面を有している請求項１〜１０のいず
れかに記載の半導体装置。
【請求項１２】半導体基板の第１導電型領域の１主表
面内に活性領域を画定する素子分離絶縁膜を形成する工
程と、前記活性領域の端部に、前記第１導電型と逆導電型の第
２導電型の不純物を選択的に導入して第１の不純物添加
領域を形成する工程と、前記活性領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記第１の不純物添加領域と重な
らず、前記活性領域と交差し、全体として１方向に延在
する導電体パターンのワード線を形成する工程と、前記ワード線および前記素子分離絶縁膜をマスクとし、
前記活性領域内に前記第２の導電型の不純物を導入して
前記第１の不純物添加領域と少なくとも一部オーバラッ
プする第２の不純物添加領域を形成する工程と、前記第２の不純物添加領域に接続され、前記ワード線の
上方に延在するキャパシタを形成する工程とを含む半導
体装置の製造方法。
【請求項１３】前記ワード線を形成する工程は、前記
第１の不純物添加領域から離隔した位置にワード線を形
成する請求項１２記載の半導体装置の製造方法。
【請求項１４】前記ワード線を形成する工程は、同時
に前記ワード線に隣接する他のワード線も形成し、前記
他のワード線は前記第１の不純物添加領域上にも延在す
る請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】前記第１の不純物添加領域を形成する
工程は、前記活性領域の端部および前記素子分離絶縁膜の一部を
露出する開口を有するマスクを形成するサブ工程と、前記マスクを介して前記半導体基板に前記第２導電型の
不純物イオンをイオン注入するサブ工程とを含む請求項
１２〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】前記素子分離絶縁膜を形成する工程
は、前記半導体基板上にマスクを形成するサブ工程と、前記マスクを介して前記半導体基板を異方的にエッチし
て、ほぼ垂直な側壁を有する凹部を形成するサブ工程
と、前記凹部を埋めて、半導体基板上に絶縁膜を形成するサ
ブ工程と、前記絶縁膜を研磨して、半導体基板表面を露出するサブ
工程とを含む請求項１２〜１５のいずれかに記載の半導
体装置の製造方法。
【請求項１７】前記素子分離絶縁膜を形成する工程
は、耐酸化マスクを用いて前記半導体基板の１主表面を
選択的に熱酸化し、バーズビークを有する酸化膜を形成
する工程を含み、前記第１の不純物添加領域を形成する工程は、前記バー
ズビーク下に入り込んで延在する第１の不純物添加領域
を形成する請求項１２〜１５のいずれかに記載の半導体
装置の製造方法。
【請求項１８】さらに、前記第２の不純物添加領域を
形成する工程の後、前記半導体基板を覆って層間絶縁膜
を形成する工程を含み、前記キャパシタを形成する工程
は前記層間絶縁膜を貫通して前記第２の不純物添加領域
に達する開口を形成するサブ工程を含む請求項１２〜１
７のいずれかに記載の半導体装置の製造方法。
【請求項１９】さらに、前記第２の不純物添加領域を
形成する工程の後、前記ワード線を覆って前記半導体基
板上に前記層間絶縁膜とエッチング特性の異なる第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチして前記ワード線側壁
上に側壁絶縁膜を形成する工程とを含み、前記開口を形
成するサブ工程は前記側壁絶縁膜を利用した自己整合プ
ロセスである請求項１８記載の半導体装置の製造方法。
【請求項２０】前記ワード線を形成する工程は、導電
体層を形成するサブ工程と、前記導電体層上に前記層間絶縁膜とはエッチング特性の
異なる第２の絶縁膜を形成するサブ工程と、前記第２の絶縁膜と前記導電体層とを同一マスクを用い
てパターニングするサブ工程とを含む請求項１９記載の
半導体装置の製造方法。
【請求項２１】前記素子分離絶縁領域を形成する工程
が、第１導電型の他の活性領域も画定する素子分離絶縁
領域を形成し、前記第１の不純物添加領域を形成する工
程が前記他の活性領域に第３の不純物添加領域を形成
し、前記ゲート絶縁膜を形成する工程が前記第３の不純
物添加領域上にキャパシタ誘電体膜を形成し、前記ワー
ド線を形成する工程が前記キャパシタ誘電体膜上にキャ
パシタ上部電極を形成する請求項１２〜２０のいずれか
に記載の半導体装置の製造方法。
【請求項２２】１主表面と前記１主表面に露出する第
１導電型表面領域とを有する半導体基板と、前記半導体基板の１主表面に形成され、複数の活性領域
を画定する素子分離絶縁領域と、前記複数の活性領域各々の一部表面上に形成されたゲー
ト絶縁膜と、前記１主表面上で一部前記ゲート絶縁膜上に配置され、
導電体で形成され、全体として１方向に延在し、隣接す
る活性領域の近傍で凹みを持つ側面を有する複数のワー
ド線と、前記１主表面上で全体として前記１方向と交差する方向
に延在する複数のビット線と、前記１主表面上に形成された複数のキャパシタと、前記複数の活性領域内に形成された複数のメモリセルト
ランジスタであって、各々が前記ワード線の１本をゲー
ト電極とし、前記ゲート電極と前記素子分離絶縁領域に
よって画定され、前記第１導電型と逆の第２導電型を有
する一対のソース／ドレイン領域を有し、前記一対のソ
ース／ドレイン領域の１方は前記複数のビット線の１本
に接続され、前記一対のソース／ドレイン領域の他方は
前記複数のキャパシタの１つに接続され、前記他方のソ
ース／ドレイン領域は、前記素子分離絶縁領域によって
３方を画定され、前記１本のワード線に隣接する他のワ
ード線の前記凹みに対向する複数のメモリセルトランジ
スタとを有する半導体装置。