JPH07273181A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH07273181A JPH07273181A JP6058480A JP5848094A JPH07273181A JP H07273181 A JPH07273181 A JP H07273181A JP 6058480 A JP6058480 A JP 6058480A JP 5848094 A JP5848094 A JP 5848094A JP H07273181 A JPH07273181 A JP H07273181A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 47
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002513 implantation Methods 0.000 claims abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000011109 contamination Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910001385 heavy metal Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不純物拡散領域を有する素子が素子分離絶縁
膜により素子分離されている構造の半導体装置につい
て、リーク電流を低減し、これにより、スタティックＲ
ＡＭのスタンバイ電流や、ダイナミックＲＡＭのデータ
保持時間等の特性を改善した半導体装置を提供し、また
かかる半導体装置の製造方法を提供する。 【構成】 不純物拡散領域２を有する素子が素子分離
絶縁膜１により素子分離されている構造の半導体装置に
おいて、不純物拡散領域が素子分離絶縁膜の応力集中部
３をおおう構成としたＤＲＡＭ等の半導体装置。半導
体基板４上に素子分離絶縁膜１を形成し、該素子分離絶
縁膜の応力集中部をおおう深い不純物打ち込み層６ａ
と、不純物拡散領域を形成する浅い不純物打ち込み層６
ｂを順不同に形成して、不純物拡散領域２が素子分離絶
縁膜の応力集中部３をおおう構成とする。
膜により素子分離されている構造の半導体装置につい
て、リーク電流を低減し、これにより、スタティックＲ
ＡＭのスタンバイ電流や、ダイナミックＲＡＭのデータ
保持時間等の特性を改善した半導体装置を提供し、また
かかる半導体装置の製造方法を提供する。 【構成】 不純物拡散領域２を有する素子が素子分離
絶縁膜１により素子分離されている構造の半導体装置に
おいて、不純物拡散領域が素子分離絶縁膜の応力集中部
３をおおう構成としたＤＲＡＭ等の半導体装置。半導
体基板４上に素子分離絶縁膜１を形成し、該素子分離絶
縁膜の応力集中部をおおう深い不純物打ち込み層６ａ
と、不純物拡散領域を形成する浅い不純物打ち込み層６
ｂを順不同に形成して、不純物拡散領域２が素子分離絶
縁膜の応力集中部３をおおう構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。特に、不純物拡散領域を有す
る素子が素子分離絶縁膜により素子分離されている構造
の半導体装置及びその製造方法に関するものである。
装置の製造方法に関する。特に、不純物拡散領域を有す
る素子が素子分離絶縁膜により素子分離されている構造
の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術及びその問題点】素子分離構造を有する従
来のこの種の半導体装置は、図９に示すように、半導体
基板４に不純物拡散領域２を有する素子が形成される場
合、いわゆるＬＯＣＯＳ酸化膜である素子分離領域１に
より、素子間の分離がなされている。
来のこの種の半導体装置は、図９に示すように、半導体
基板４に不純物拡散領域２を有する素子が形成される場
合、いわゆるＬＯＣＯＳ酸化膜である素子分離領域１に
より、素子間の分離がなされている。
【０００３】しかしこのように、ＬＯＣＯＳ分離法によ
って素子間の絶縁を行っている場合、リーク電流による
悪影響がもたらされることが知られている。例えば、ス
タティックＲＡＭのスタンバイ電流、ダイナミックＲＡ
Ｍのデータ保持時間等の特性に、素子分離酸化膜形成等
で生じる結晶欠陥、重金属のコンタミネーション等に起
因するリーク電流が大きく影響を与える。このことは一
般に良く知られた現象である。
って素子間の絶縁を行っている場合、リーク電流による
悪影響がもたらされることが知られている。例えば、ス
タティックＲＡＭのスタンバイ電流、ダイナミックＲＡ
Ｍのデータ保持時間等の特性に、素子分離酸化膜形成等
で生じる結晶欠陥、重金属のコンタミネーション等に起
因するリーク電流が大きく影響を与える。このことは一
般に良く知られた現象である。
【０００４】
【発明の目的】本発明は、上記従来技術の問題点を解決
して、不純物拡散領域を有する素子が素子分離絶縁膜に
より素子分離されている構造の半導体装置について、リ
ーク電流を低減し、これにより、スタティックＲＡＭの
スタンバイ電流や、ダイナミックＲＡＭのデータ保持時
間等の特性を改善した半導体装置を提供し、またそのよ
うな半導体装置の製造方法を提供することを目的とす
る。
して、不純物拡散領域を有する素子が素子分離絶縁膜に
より素子分離されている構造の半導体装置について、リ
ーク電流を低減し、これにより、スタティックＲＡＭの
スタンバイ電流や、ダイナミックＲＡＭのデータ保持時
間等の特性を改善した半導体装置を提供し、またそのよ
うな半導体装置の製造方法を提供することを目的とす
る。
【０００５】
【問題点を解決するための手段及び作用】本出願の請求
項１の発明は、不純物拡散領域を有する素子が素子分離
絶縁膜により素子分離されている構造の半導体装置にお
いて、不純物拡散領域が素子分離絶縁膜の応力集中部を
おおう構成としたことを特徴とする半導体装置であっ
て、これにより上記問題点を解決するものである。
項１の発明は、不純物拡散領域を有する素子が素子分離
絶縁膜により素子分離されている構造の半導体装置にお
いて、不純物拡散領域が素子分離絶縁膜の応力集中部を
おおう構成としたことを特徴とする半導体装置であっ
て、これにより上記問題点を解決するものである。
【０００６】本出願の請求項２の発明は、半導体基板上
にアクセストランジスタを構成するゲートが形成され、
該ゲートの側方下部に該当する基板部分には、データ保
持電極と接続する不純物拡散領域が形成され、該不純物
拡散領域は、素子間を分離する素子分離絶縁膜の応力集
中部をおおう構成となっているダイナミックＲＡＭであ
ることを特徴とする請求項１に記載の半導体装置であっ
て、これにより上記問題点を解決するものである。
にアクセストランジスタを構成するゲートが形成され、
該ゲートの側方下部に該当する基板部分には、データ保
持電極と接続する不純物拡散領域が形成され、該不純物
拡散領域は、素子間を分離する素子分離絶縁膜の応力集
中部をおおう構成となっているダイナミックＲＡＭであ
ることを特徴とする請求項１に記載の半導体装置であっ
て、これにより上記問題点を解決するものである。
【０００７】本出願の請求項３の発明は、半導体基板上
に素子分離絶縁膜を形成し、 （ａ）該素子分離絶縁膜の応力集中部をおおう深い不純
物打ち込み層を形成する工程 （ｂ）不純物拡散領域を形成する浅い不純物打ち込み層
を形成する工程 の（ａ）（ｂ）両工程を順不同に行うことによって、不
純物拡散領域が素子分離絶縁膜の応力集中部をおおう構
成とした半導体装置を形成することを特徴とする半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
に素子分離絶縁膜を形成し、 （ａ）該素子分離絶縁膜の応力集中部をおおう深い不純
物打ち込み層を形成する工程 （ｂ）不純物拡散領域を形成する浅い不純物打ち込み層
を形成する工程 の（ａ）（ｂ）両工程を順不同に行うことによって、不
純物拡散領域が素子分離絶縁膜の応力集中部をおおう構
成とした半導体装置を形成することを特徴とする半導体
装置の製造方法であって、これにより上記問題点を解決
するものである。
【０００８】本発明は、次にような知見に基づいてなさ
れたものである。即ち、従来技術においては素子分離領
域１をなす酸化膜と不純物拡散領域２を図９に断面を示
すように構成しているために、基板４と不純物拡散領域
２の間に電界が作用している際の空乏領域に結晶欠陥
や、重金属のコンタミネーションが存在し、リーク電流
が発生していた。
れたものである。即ち、従来技術においては素子分離領
域１をなす酸化膜と不純物拡散領域２を図９に断面を示
すように構成しているために、基板４と不純物拡散領域
２の間に電界が作用している際の空乏領域に結晶欠陥
や、重金属のコンタミネーションが存在し、リーク電流
が発生していた。
【０００９】これに対して、本発明によれば、図１に例
示するように、リーク電流の経路が存在する素子分離領
域（例えば酸化膜）の界面を広く不純物拡散領域でおお
う構成にすることにより、リーク電流の少ない素子とす
ることができた。
示するように、リーク電流の経路が存在する素子分離領
域（例えば酸化膜）の界面を広く不純物拡散領域でおお
う構成にすることにより、リーク電流の少ない素子とす
ることができた。
【００１０】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は図示
の実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は図示
の実施例により限定を受けるものではない。
【００１１】実施例１ 本実施例の半導体装置は、図１に示すように、不純物拡
散領域２を有する素子が素子分離絶縁膜１（ここでは酸
化膜）により素子分離されている構造において、不純物
拡散領域２が素子分離絶縁膜１の応力集中部３をおおう
構成としたものである。
散領域２を有する素子が素子分離絶縁膜１（ここでは酸
化膜）により素子分離されている構造において、不純物
拡散領域２が素子分離絶縁膜１の応力集中部３をおおう
構成としたものである。
【００１２】通常、応力により発生する結晶欠陥は図１
に符号３で示す領域に発生し、重金属のコンタミネーシ
ョンもこのような結晶の不整合な領域に発生すると考え
られる。即ち、本実施例の半導体装置は、結晶欠陥や重
金属コンタミネーションが存在する領域を広く不純物拡
散領域２でおおう構成になっている。図１中、符号５は
空乏層である。
に符号３で示す領域に発生し、重金属のコンタミネーシ
ョンもこのような結晶の不整合な領域に発生すると考え
られる。即ち、本実施例の半導体装置は、結晶欠陥や重
金属コンタミネーションが存在する領域を広く不純物拡
散領域２でおおう構成になっている。図１中、符号５は
空乏層である。
【００１３】本実施例の構成にすることにより、基板４
と不純物拡散領域２の間に電界が生じた時の空乏層５の
位置を、３で示す領域から遠ざけることができる。これ
により、前述した従来技術における問題であったリーク
電流の低減を達成できた。
と不純物拡散領域２の間に電界が生じた時の空乏層５の
位置を、３で示す領域から遠ざけることができる。これ
により、前述した従来技術における問題であったリーク
電流の低減を達成できた。
【００１４】次に、本実施例の半導体装置の製造方法に
ついて、図２ないし図６を参照して説明する。
ついて、図２ないし図６を参照して説明する。
【００１５】本実施例においては、半導体基板４（ここ
ではシリコン基板）上に素子分離絶縁膜（ここではＬＯ
ＣＯＳ酸化膜）を形成し（図２）、 （ａ）該素子分離絶縁膜の応力集中部３をおおう深い不
純物打ち込み層６ａを形成する工程（図３） （ｂ）不純物拡散領域を形成する浅い不純物打ち込み層
６ｂを形成する工程（図５） の（ａ）（ｂ）両工程を（ａ）（ｂ）の順で行うことに
よって、図１に示した不純物拡散領域２が素子分離絶縁
膜１の応力集中部３をおおう構成とした半導体装置を形
成した。
ではシリコン基板）上に素子分離絶縁膜（ここではＬＯ
ＣＯＳ酸化膜）を形成し（図２）、 （ａ）該素子分離絶縁膜の応力集中部３をおおう深い不
純物打ち込み層６ａを形成する工程（図３） （ｂ）不純物拡散領域を形成する浅い不純物打ち込み層
６ｂを形成する工程（図５） の（ａ）（ｂ）両工程を（ａ）（ｂ）の順で行うことに
よって、図１に示した不純物拡散領域２が素子分離絶縁
膜１の応力集中部３をおおう構成とした半導体装置を形
成した。
【００１６】なお本実施例では、（ａ）（ｂ）の順にイ
オン注入により不純物打ち込み層６ａ，６ｂを形成した
が、逆の順にして（ｂ）（ａ）の順序で不純物打ち込み
を行ってもよい。
オン注入により不純物打ち込み層６ａ，６ｂを形成した
が、逆の順にして（ｂ）（ａ）の順序で不純物打ち込み
を行ってもよい。
【００１７】更に詳しくは、本実施例では、図２に示す
ようにまずＬＯＣＯＳ酸化膜を形成してこれを素子分離
絶縁膜１とする。
ようにまずＬＯＣＯＳ酸化膜を形成してこれを素子分離
絶縁膜１とする。
【００１８】次に図３に示すようにフォトレジストを載
せパターニングしてレジストマスク７１を形成し、矢印
Ｉで示すように不純物を素子分離絶縁膜１であるＬＯＣ
ＯＳ界面近傍に打ち込む。ここではイオン打ち込み法に
より、不純物を導入した。これにより不純物打ち込み層
６ａを形成する。
せパターニングしてレジストマスク７１を形成し、矢印
Ｉで示すように不純物を素子分離絶縁膜１であるＬＯＣ
ＯＳ界面近傍に打ち込む。ここではイオン打ち込み法に
より、不純物を導入した。これにより不純物打ち込み層
６ａを形成する。
【００１９】フォトレジストマスク７１を除去する（図
４）。
４）。
【００２０】次いで図５に示すように、ゲート酸化膜
９、ゲート電極８を形成した後、再びフォトレジストを
のせパターニングしてレジストマスク７２としてイオン
打ち込みＩＩにより不純物を打ち込む。これにより不純
物打ち込み層６ｂを形成する。
９、ゲート電極８を形成した後、再びフォトレジストを
のせパターニングしてレジストマスク７２としてイオン
打ち込みＩＩにより不純物を打ち込む。これにより不純
物打ち込み層６ｂを形成する。
【００２１】フォトレジストを除去しアニールを行い結
晶を整える。以上により、素子分離領域１の応力集中部
３をおおう構成の不純物拡散層２を形成した図６の構造
を得る。
晶を整える。以上により、素子分離領域１の応力集中部
３をおおう構成の不純物拡散層２を形成した図６の構造
を得る。
【００２２】実施例２ この実施例は、本発明を、ダイナミックＲＡＭに応用し
た場合である。本実施例の半導体装置の断面図を図７に
示す。また、その等価回路を図８に示す。
た場合である。本実施例の半導体装置の断面図を図７に
示す。また、その等価回路を図８に示す。
【００２３】本実施例のダイナミックＲＡＭは、図７及
び図８に示すように、半導体基板４上にアクセストラン
ジスタ１２を構成するゲート１２ａが形成され、該ゲー
ト１２ａの側方下部に該当する基板部分には、データ保
持電極１３と接続する不純物拡散領域２が形成され、該
不純物拡散領域２は、素子間を分離する素子分離絶縁膜
１の応力集中部３をおおう構成となっているものであ
る。
び図８に示すように、半導体基板４上にアクセストラン
ジスタ１２を構成するゲート１２ａが形成され、該ゲー
ト１２ａの側方下部に該当する基板部分には、データ保
持電極１３と接続する不純物拡散領域２が形成され、該
不純物拡散領域２は、素子間を分離する素子分離絶縁膜
１の応力集中部３をおおう構成となっているものであ
る。
【００２４】図７及び図８中、符号１１はビット線、１
３はデータ保持電極、１４はセルプレートである。
３はデータ保持電極、１４はセルプレートである。
【００２５】ダイナミックＲＡＭのデータ保持特性は、
通常、Ｐ−Ｎ接合のリークにより左右される。よって本
実施例のように本発明をダイナミックＲＡＭのメモリセ
ルに応用することにより、記憶電荷のリークを低減する
ことができ、データ保持特性の改善が実現でき、ひいて
はセル面積が縮小を実現することが可能となった。
通常、Ｐ−Ｎ接合のリークにより左右される。よって本
実施例のように本発明をダイナミックＲＡＭのメモリセ
ルに応用することにより、記憶電荷のリークを低減する
ことができ、データ保持特性の改善が実現でき、ひいて
はセル面積が縮小を実現することが可能となった。
【００２６】本実施例の主要な構造は、実施例１と同様
の手法により形成することができる。
の手法により形成することができる。
【００２７】
【発明の効果】上述したように本発明によれば、不純物
拡散領域を有する素子分離絶縁膜により素子分離されて
いる構造の半導体装置について、リーク電流を低減し、
これにより、スタティックＲＡＭのスタンバイ電流や、
ダイナミックＲＡＭのデータ保持時間等の特性を改善し
た半導体装置を提供し、またそのような半導体装置の製
造方法を提供することができた。
拡散領域を有する素子分離絶縁膜により素子分離されて
いる構造の半導体装置について、リーク電流を低減し、
これにより、スタティックＲＡＭのスタンバイ電流や、
ダイナミックＲＡＭのデータ保持時間等の特性を改善し
た半導体装置を提供し、またそのような半導体装置の製
造方法を提供することができた。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の製造工程を順に断面図で示すもので
ある（１）。
ある（１）。
【図３】実施例１の製造工程を順に断面図で示すもので
ある（２）。
ある（２）。
【図４】実施例１の製造工程を順に断面図で示すもので
ある（３）。
ある（３）。
【図５】実施例１の製造工程を順に断面図で示すもので
ある（４）。
ある（４）。
【図６】実施例１の製造工程を順に断面図で示すもので
ある（５）。
ある（５）。
【図７】実施例２の半導体装置（ダイナミックＲＡＭ）
の断面図である。
の断面図である。
【図８】実施例２の半導体装置（ダイナミックＲＡＭ）
の等価回線図である。
の等価回線図である。
【図９】従来構造を示す断面図である。
１ 素子分離絶縁膜（ＬＯＣＯＳ酸化膜） ２ 不純物拡散領域 ３ 応力集中部 ４ 半導体基板 ６ａ 深い不純物打ち込み層 ６ｂ 浅い不純物打ち込み層 ７１，７２ レジストマスク ８ ゲート電極 ９ ゲート絶縁膜 １１ ビット線 １２ アクセストランジスタ １２ａ アクセストランジスタのゲート １３ データ保持電極 １４ セルプレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ３２５ Ｓ
Claims (3)
- 【請求項１】不純物拡散領域を有する素子が素子分離絶
縁膜により素子分離されている構造の半導体装置におい
て、 不純物拡散領域が素子分離絶縁膜の応力集中部をおおう
構成としたことを特徴とする半導体装置。 - 【請求項２】半導体基板上にアクセストランジスタを構
成するゲートが形成され、該ゲートの側方下部に該当す
る基板部分には、データ保持電極と接続する不純物拡散
領域が形成され、該不純物拡散領域は、素子間を分離す
る素子分離絶縁膜の応力集中部をおおう構成となってい
るダイナミックＲＡＭであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】半導体基板上に素子分離絶縁膜を形成し、 （ａ）該素子分離絶縁膜の応力集中部をおおう深い不純
物打ち込み層を形成する工程 （ｂ）不純物拡散領域を形成する浅い不純物打ち込み層
を形成する工程 の（ａ）（ｂ）両工程を順不同に行うことによって、不
純物拡散領域が素子分離絶縁膜の応力集中部をおおう構
成とした半導体装置を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058480A JPH07273181A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058480A JPH07273181A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273181A true JPH07273181A (ja) | 1995-10-20 |
Family
ID=13085605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6058480A Pending JPH07273181A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300655B1 (en) | 1998-03-12 | 2001-10-09 | Fujitsu Limited | Semiconductor memory of good retention and its manufacture |
| KR100408718B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| US6706580B2 (en) | 1998-03-12 | 2004-03-16 | Fujitsu Limited | Semiconductor memory of good retention and its manufacture |
-
1994
- 1994-03-29 JP JP6058480A patent/JPH07273181A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300655B1 (en) | 1998-03-12 | 2001-10-09 | Fujitsu Limited | Semiconductor memory of good retention and its manufacture |
| US6706580B2 (en) | 1998-03-12 | 2004-03-16 | Fujitsu Limited | Semiconductor memory of good retention and its manufacture |
| KR100408718B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
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