JPS62265765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62265765A JPS62265765A JP10923986A JP10923986A JPS62265765A JP S62265765 A JPS62265765 A JP S62265765A JP 10923986 A JP10923986 A JP 10923986A JP 10923986 A JP10923986 A JP 10923986A JP S62265765 A JPS62265765 A JP S62265765A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタを構成要素とする半導体
集積回路に関するものである。
集積回路に関するものである。
ＭＯＳトランジスタの微細化に伴いゲート近傍のドレイ
ン部分に電界集中が生じるため、この部分の逆方向耐圧
の低下ならびにホットキャリアによるゲート酸化膜中へ
のキャリア注入が起こり、半導体集積回路の信頼が低下
することは周知である。この対策としてゲート近傍てお
いては低濃度拡散層（ＬＤＤ）から成り、他の部分にお
いては通常の高濃度拡散層から成るドレインを設けて電
界集中を緩和することは周知である。
ン部分に電界集中が生じるため、この部分の逆方向耐圧
の低下ならびにホットキャリアによるゲート酸化膜中へ
のキャリア注入が起こり、半導体集積回路の信頼が低下
することは周知である。この対策としてゲート近傍てお
いては低濃度拡散層（ＬＤＤ）から成り、他の部分にお
いては通常の高濃度拡散層から成るドレインを設けて電
界集中を緩和することは周知である。
しかしながら従来の方法では、ＬＤＤの形成にはゲート
をマスクとした自己整合な不純物注入が可能であるにし
ても、ゲートから離れた高濃度拡散層から成るドレイン
部の形成には新たなマスクが必要となることや、それが
自己整合でないため高精度なマスク合わせを必要とする
などの問題点があった。
をマスクとした自己整合な不純物注入が可能であるにし
ても、ゲートから離れた高濃度拡散層から成るドレイン
部の形成には新たなマスクが必要となることや、それが
自己整合でないため高精度なマスク合わせを必要とする
などの問題点があった。
本発明の目的は、これらの問題点を解決するため、新た
なマスクを導入することなしに自己整合な不純物注入に
よりＬＤＤならびに高濃度拡散層から成るドレインを同
時に形成するような半導体集積回路及びその製造方法を
提供することである。
なマスクを導入することなしに自己整合な不純物注入に
よりＬＤＤならびに高濃度拡散層から成るドレインを同
時に形成するような半導体集積回路及びその製造方法を
提供することである。
本発明においては、ＭｏＳトランジスタのゲートの少な
くともドレイン側の近傍に少なくとも不純物注入のマス
クとして働き得るダミーパターン乞有すること、ならび
に該ゲートと該ダミーパターンをマスクとして不純物注
入することにより、ＬＤＤならびに高濃度拡散層から成
るドレインが同時に形成されることが特徴である。
くともドレイン側の近傍に少なくとも不純物注入のマス
クとして働き得るダミーパターン乞有すること、ならび
に該ゲートと該ダミーパターンをマスクとして不純物注
入することにより、ＬＤＤならびに高濃度拡散層から成
るドレインが同時に形成されることが特徴である。
以下本発明の実施例を図面に基づき説明する。
第１図は本発明の実施例の断面図で１１はゲート、１２
はダミーパターン、１４は高濃度拡散層から成るドレイ
ン、１６はＬＤＤ、１１０はソース、１１１は基板、１
９はゲート酸化膜である。
はダミーパターン、１４は高濃度拡散層から成るドレイ
ン、１６はＬＤＤ、１１０はソース、１１１は基板、１
９はゲート酸化膜である。
ゲート１１とダミーパターン１２０間１５から注入され
た不純物は、ゲートとダミーパターンの下部へも回り込
むため高濃度拡散層からなるドレインが形成される領域
１６よりも不純物濃度が薄くなりＬＤＤＩ６が形成され
る。本発明は、ゲートとダミーパターンの間１５のよう
な微小領域から注入された不純物拡散層が、高濃度拡散
層からなるドレインが形成される領域１６のような広い
領域に注入された場合より低濃匿になることを利用した
ものである。ダミーパターンの長さ１７は、高濃度拡散
層から成るトンイン１４の接合深さ１８の概ね２倍以下
である。これ以上の長さにおいては、ＬＤＤＩ６と高濃
度拡散層からなるドレイン１４が離れてしまいドレイン
として働かなくなるので本発明の範囲からは除く。ゲー
トとダミーパターンの間隔１５は、不純物注入の条件に
もよるが、概ね３μｍ以下が有効である。
た不純物は、ゲートとダミーパターンの下部へも回り込
むため高濃度拡散層からなるドレインが形成される領域
１６よりも不純物濃度が薄くなりＬＤＤＩ６が形成され
る。本発明は、ゲートとダミーパターンの間１５のよう
な微小領域から注入された不純物拡散層が、高濃度拡散
層からなるドレインが形成される領域１６のような広い
領域に注入された場合より低濃匿になることを利用した
ものである。ダミーパターンの長さ１７は、高濃度拡散
層から成るトンイン１４の接合深さ１８の概ね２倍以下
である。これ以上の長さにおいては、ＬＤＤＩ６と高濃
度拡散層からなるドレイン１４が離れてしまいドレイン
として働かなくなるので本発明の範囲からは除く。ゲー
トとダミーパターンの間隔１５は、不純物注入の条件に
もよるが、概ね３μｍ以下が有効である。
以下、ＮチャネルＭＯＳトランジスタにおける本発明し
ＤＤトランジスタの製造工程を第２図に基づいて説明す
る。第２図ｔａ＋の工程でＰ型不純物濃度１．０”ａ
ｔ ｏｍｓ ／ ｃａｔ ８度のシリコン基板２１を酸
化しゲート酸化膜２２を形成する。第２図（ｂｌの工程
でゲート材料であるポリシリコン２６を堆積させる。第
２図（Ｃ）の工程でリソグラフィーとポリシリコンのエ
ツチングによりゲート２４と長さ２５が０．５μｍのダ
ミーパターン２６を形成する。このときゲート２４とダ
ミーパターン２６０間隔２７は０．５μｍとする。第２
図（ｄ）の工程でリンをエネルギー５０ｋｅＶ、ドーズ
量３ Ｘ １０’ａｔｏｍｓ／ｍでイオン注入し、リン
をイオン注入した層２８を形成する。第２図（ｅ）の工
程で９５００Ｃ，３０分のアニールによりＬＤＤ２９と
高濃度拡散層から成るドレイン２１０が形成される。こ
の時の高濃度拡散層の接合深さ２１１は０５μｍとなる
。工程（ｃｌのダミーパターンの長さ２５はこの値の２
倍以下とした。
ＤＤトランジスタの製造工程を第２図に基づいて説明す
る。第２図ｔａ＋の工程でＰ型不純物濃度１．０”ａ
ｔ ｏｍｓ ／ ｃａｔ ８度のシリコン基板２１を酸
化しゲート酸化膜２２を形成する。第２図（ｂｌの工程
でゲート材料であるポリシリコン２６を堆積させる。第
２図（Ｃ）の工程でリソグラフィーとポリシリコンのエ
ツチングによりゲート２４と長さ２５が０．５μｍのダ
ミーパターン２６を形成する。このときゲート２４とダ
ミーパターン２６０間隔２７は０．５μｍとする。第２
図（ｄ）の工程でリンをエネルギー５０ｋｅＶ、ドーズ
量３ Ｘ １０’ａｔｏｍｓ／ｍでイオン注入し、リン
をイオン注入した層２８を形成する。第２図（ｅ）の工
程で９５００Ｃ，３０分のアニールによりＬＤＤ２９と
高濃度拡散層から成るドレイン２１０が形成される。こ
の時の高濃度拡散層の接合深さ２１１は０５μｍとなる
。工程（ｃｌのダミーパターンの長さ２５はこの値の２
倍以下とした。
以上の説明で明らかなように、本発明によりＬＤＤ構造
ＭｏＳトランジスタを自己整合にて形成することが可能
であり、その効果は甚大である。
ＭｏＳトランジスタを自己整合にて形成することが可能
であり、その効果は甚大である。
第１図は本発明のＬＤＤ ）ランジスタの断面図、第２
図（ａｊ〜ｔｅｌは本発明の製造方法を示す工程図であ
る。 １１．２４・・・・・・ゲート、１２．２６・・・・・
・ダミーパターン、１３・・・・・・高濃度拡散層から
成るドレインが形成される領域、１４．２１０・・・・
・・高濃度拡散層から成るドレイン、１５．２７・・・
・・・ゲートとダミーパターンの間隔、１６，２９・・
・・・ＬＤＤ、１７，２５・・・・・・ダミーパターン
の長さ、°１８．２１１・・・・・・高濃度拡散層から
成るドレインの接合深さ、１９．２２・・・・・・ゲー
ト酸化膜、１１０．２１２・・・・・ソース、１１１．
２１・・・・・・基板、２６・・・・・・ポリシリコン
、２８・・・・・・リンをイオン注入した層。 １１１ 基板
図（ａｊ〜ｔｅｌは本発明の製造方法を示す工程図であ
る。 １１．２４・・・・・・ゲート、１２．２６・・・・・
・ダミーパターン、１３・・・・・・高濃度拡散層から
成るドレインが形成される領域、１４．２１０・・・・
・・高濃度拡散層から成るドレイン、１５．２７・・・
・・・ゲートとダミーパターンの間隔、１６，２９・・
・・・ＬＤＤ、１７，２５・・・・・・ダミーパターン
の長さ、°１８．２１１・・・・・・高濃度拡散層から
成るドレインの接合深さ、１９．２２・・・・・・ゲー
ト酸化膜、１１０．２１２・・・・・ソース、１１１．
２１・・・・・・基板、２６・・・・・・ポリシリコン
、２８・・・・・・リンをイオン注入した層。 １１１ 基板
Claims (4)
- （１）ＭＯＳトランジスタを構成要素とする半導体装置
において、該トランジスタのゲート近傍の少なくともド
レイン側に、少なくとも不純物注入のマスクとして働き
得るパターン（以下ダミーパターンと呼ぶ）を有し、ゲ
ートとダミーパターンの間は低濃度拡散層から成るドレ
インが形成され、該ゲートとダミーパターンの間以外の
ドレインは高濃度拡散層が形成されて成ることを特徴と
する半導体装置。 - （２）ダミーパターンの長さが高濃度拡散層から成るド
レインの接合深さの２倍以下であることを特徴とする特
許請求の範囲第１項記載の半導体装置。 - （３）ダミーパターンはゲートとの間隔が３μ以下であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （４）半導体装置の製造方法に於て半導体基板に酸化膜
を形成する工程と該酸化膜上に電極材料を形成する工程
と該電極材料をエッチングして電極とダミーパターンを
形成する工程と不純注入する工程とアニール工程とより
なりゲートとダミーパターン間に低濃度拡散層を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109239A JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109239A JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265765A true JPS62265765A (ja) | 1987-11-18 |
| JPH0831601B2 JPH0831601B2 (ja) | 1996-03-27 |
Family
ID=14505140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109239A Expired - Lifetime JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831601B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6699740B2 (en) | 2001-10-03 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length |
| JP2006278418A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法並びにゲート電極構造体 |
| US20120049248A1 (en) * | 2010-08-31 | 2012-03-01 | Micron Technology, Inc. | Transistors having a control gate and one or more conductive structures |
| WO2012066695A1 (ja) * | 2010-11-18 | 2012-05-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2012124489A (ja) * | 2010-12-06 | 2012-06-28 | Robert Bosch Gmbh | シリコンカーバイドから半導体構造体を製造する方法並びにシリコンカーバイド半導体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043861A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPS61134073A (ja) * | 1984-12-05 | 1986-06-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6246572A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-13 JP JP61109239A patent/JPH0831601B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043861A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| US6699740B2 (en) | 2001-10-03 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length |
| JP2006278418A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法並びにゲート電極構造体 |
| US20120049248A1 (en) * | 2010-08-31 | 2012-03-01 | Micron Technology, Inc. | Transistors having a control gate and one or more conductive structures |
| US8969928B2 (en) * | 2010-08-31 | 2015-03-03 | Micron Technology, Inc. | Transistors having a control gate and one or more conductive structures |
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| JP2012124489A (ja) * | 2010-12-06 | 2012-06-28 | Robert Bosch Gmbh | シリコンカーバイドから半導体構造体を製造する方法並びにシリコンカーバイド半導体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831601B2 (ja) | 1996-03-27 |
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