KR19980054477A - 반도체 장치 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법

2. 발명이 해결하려고 하는 기술적 과제

종래에는 고립된(isolated) 트랜지스터에서 활성 영역에 패턴을 삽입할 경우, 활성 영역 형성을 위한 불순물 이온주입시 더미 패턴인 폴리 실리콘막 패턴이 이온주입시 장벽 역할을 활성 영역의 저항 값을 증가시키거나, 또는 활성 영역이 형성되지 않게 되어 더미 패턴을 사용하는데 어려움이 있었음.

3. 발명의 해결방법의 요지

본 발명은 폴리 실리콘막의 2 단계 증착 및 활성 영역 형성을 위한 콘택홀 형성 공정을 통해 활성 영역에 영향을 미치지 않는 더미 패턴을 패턴 밀도가 소(疎)한 영역에 형성함으로써 근접 효과를 완화하는 반도체 장치 제조 방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치의 전계 효과 트랜지스터 제조에 이용됨.

Description

반도체 장치 제조 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 게이트 전극 패턴의 밀집도 차이에 따라 사진 공정시 발생되는 근접 효과(proximity effect) 완화 방법에 관한 것이다.

반도체 장치 제조 공정 중 사진 공정시 패턴의 밀도가 높은 곳과 그 밀도가 낮은 곳에서 정의되는 패턴의 형상이 다르게 되는 형상을 근접 효과라 하며, 이러한, 근접 효과는 패턴의 밀도가 높은 곳과 그 밀도가 낮은 곳에서 사진 공정에 의한 패턴 바이어스 및 식각 공정시의 패턴 바이어스 등에서 큰 차이를 보이며, 심한 경우에는 바이어스의 극성이 반대로 나타나기도하여 반도체 장치의 수율을 저하시키는 요인 중의 하나이다.

트랜지스터 형성시 이러한 근접 효과를 감소시키기 위한 방안으로 여러 형태의 더미 패턴을 삽입하는 방법이 사용되고 있다.

그러나, 고립된(isolated) n형 트랜지스터를 예로 할때 n⁺활성 영역에 패턴을 삽입할 경우, n⁺활성 영역 형성을 위한 불순물 이온주입시 더미 패턴인 폴리 실리콘막 패턴이 이온주입시 장벽 역할을 n⁺활성 영역의 저항 값을 증가시키거나, 또는 정도가 심한 경우 n⁺활성 영역이 형성되지 않게 되어 더미 패턴을 사용하는데 어려움이 있다.

본 발명은 폴리 실리콘막의 2 단계 증착 및 활성 영역 형성을 위한 콘택홀 형성 공정을 통해 활성 영역에 영향을 미치지 않는 더미 패턴을 패턴 밀도가 소(疎)한 영역에 형성함으로써 근접 효과를 완화하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

도 1은 본 발명의 일실시예에 따른 고립된 트랜지스터의 레이아웃도.

*도면의 주요부분에 대한 부호의 설명*

100 : 활성 영역10 : 게이트 전극

20 : 더미 패턴30 : 콘택홀

상기와 같은 목적을 달성하기 위하여 본 발명은 게이트 전극 패턴이 밀(密)한 영역 및 소(疎)한 영역을 가지는 반도체 장치 제조 방법에 있어서, 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 제 1 폴리 실리콘막을 형성하는 단계; 활성 영역 형성 부위의 상기 제 1 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 제 2 폴리 실리콘막을 형성하는 단계; 전체구조에 걸쳐 불순물 이온주입을 실시하는 단계; 상기 제 1 및 제 2 폴리 실리콘막을 선택적 식각하여 게이트 전극을 형성하되, 상기 게이트 전극 패턴이 소한 영역에서는 상기 활성 영역 형성 부위에 더미 패턴이 형성되도록하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 도 1을 참조하여 본 발명의 일실시예를 상술한다.

우선, 소정의 소자 분리막이 형성된 실리콘 기판 상에 게이트 산화막을 형성하고, 그 상부에 제 1 폴리 실리콘막을 증착한다.

다음으로, 상기 제 1 폴리 실리콘막 및 게이트 산화막의 소오스/드레인 형성 부위를 선택적 식각하여 더미 패턴 형성 부위(소오스/드레인 형성 부위)에 콘택홀을 형성하고, 전체구조 상부에 제 2 폴리 실리콘막을 증착한다.

이어서, 전체구조 상부에 고농도의 n형 불순물 이온주입을 실시한다. 이때, 이온주입된 불순물은 후속 열공정시 층이 얇은 상기 콘택홀 형성 부위를 중심으로, 자동 도핑 방식으로 소오스/드레인 형성 부위로 확산된다.

이를 가능하게 하기 위하여 즉, 게이트 전극 형성 영역 하부에는 불순물이 확산되지 않도록 하기 위해서는 제 1 폴리 실리콘막 및 제 2 폴리 실리콘막의 두께를 조절하고, 불순물의 농도 및 이온주입 에너지의 조절하면 된다.

다음으로, 제 2 폴리 실리콘막, 제 2 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 게이트 전극 및 게이트 전극 양단 즉, 소오스/드레인 영역에 각각 더미 패턴을 형성한다.

상기와 같은 공정은 밀집된 트랜지스터 형성 공정과 맞물려 진행되며, 케이트 전극 패터닝시 고립된 트랜지스터 형성 영역에만 더미 패턴을 형성함으로써 전체적인 반도체 장치의 패턴 밀도를 비슷하게 유지함으로써 근접 효과를 완화시키게 된다.

첨부된 도면 도 1은 본 발명의 일실시예에 따른 고립된 트랜지스터의 레이아웃도로써, 100은 활성 영역, 10은 게이트 전극, 20은 더미 패턴, 30은 콘택홀을 각각 나타낸 것이다.

상기와 같은 실시예에 나타난 바와 같이 본 발명은 고립된 트랜지스터 형성 영역에 게이트 전극 형성시 폴리 실리콘막을 제 1 및 제 2 폴리 실리콘막으로 나누어 증착하면서 즉, 제 1 폴리 실리콘막 증착후 더미 패턴 형성 부위에 콘택홀을 형성하고, 제 2 을 형성한 후 제 2 폴리 실리콘막을 증착함으로써, 고립된 트랜지스터 형성시 게이트 전극 패턴의 정의를 용이하게 하고, 더미 패턴 하부에도 활성 영역이 정상적으로 형성됨으로써 트랜지스터의 동작 특성에 영향을 주지 않게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 본 발명은 게이트 전극 패터닝시 고립된 트랜지스터 형성 영역에만 더미 패턴을 형성함으로써 전체적인 반도체 장치의 패턴 밀도를 비슷하게 유지함으로써 근접 효과를 완화시키는 효과가 있으며, 폴리 실리콘막의 2단계 증착 및 콘택홀 형성을 통한 자동 도핑 방식을 사용함으로써 종래의 도미 패턴 형성시의 문제점인 활성 영역의 저항 증가 또는 활성 영역 형성 실패 등을 방지하는 효과가 있다.

Claims (2)

1. 게이트 전극 패턴이 밀(密)한 영역 및 소(疎)한 영역을 가지는 반도체 장치 제조 방법에 있어서,

   반도체 기판 상에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상부에 제 1 폴리 실리콘막을 형성하는 단계;

   활성 영역 형성 부위의 상기 제 1 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 콘택홀을 형성하는 단계;

   전체구조 상부에 제 2 폴리 실리콘막을 형성하는 단계;

   전체구조에 걸쳐 불순물 이온주입을 실시하는 단계;

   상기 제 1 및 제 2 폴리 실리콘막을 선택적 식각하여 게이트 전극을 형성하되, 상기 게이트 전극 패턴이 소한 영역에서는 상기 활성 영역 형성 부위에 더미 패턴이 형성되도록하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
2. 제 1 항에 있어서,

   상기 활성 영역은

   상기 불순물이 후속 열공정에 의해 자동 도핑되어 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.