KR100463196B1 - 더미 활성영역을 갖는 반도체 기억소자 - Google Patents

더미 활성영역을 갖는 반도체 기억소자 Download PDF

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KR100463196B1 KR10-2001-0072961A KR20010072961A KR100463196B1 KR 100463196 B1 KR100463196 B1 KR 100463196B1 KR 20010072961 A KR20010072961 A KR 20010072961A KR 100463196 B1 KR100463196 B1 KR 100463196B1
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Abstract

더미 활성영역을 갖는 반도체 기억소자를 제공한다. 이 반도체 기억소자는 서로 평행한 복수개의 주 활성영역들 및 주 활성영역들의 끝 단들과 연결된 더미 활성영역을 구비한다. 주 활성영역들은 주 기억 셀 어레이 영역 내에 배치되고, 주 기억 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역에까지 연장된다. 또한, 더미 활성영역은 주 활성영역들을 가로지르는 방향과 평행하다. 주 기억 셀 어레이 영역 및 더미 셀 어레이 영역 사이에는 여분의 셀 어레이 영역(redundancy cell array region)이 개재될 수도 있다. 이 경우에, 주 활성영역들은 여분의 셀 어레이 영역을 지나서 더미 셀 어레이 영역에까지 연장된다.

Description

더미 활성영역을 갖는 반도체 기억소자{Semiconductor memory devices having dummy active regions}
본 발명은 반도체소자에 관한 것으로, 특히 더미 활성영역을 갖는 반도체 기억소자에 관한 것이다.
데이타를 저장하기 위한 반도체 기억소자들은 휘발성 기억소자들 또는 비휘발성 기억소자들로 분류된다. 휘발성 기억소자들은 전원 공급이 차단될 때 저장된 데이타가 소멸되나, 비휘발성 기억소자들은 전원 공급이 차단될지라도 저장된 데이타를 간직한다. 따라서, 비휘발성 기억소자들은 메모리 카드, 이동통신 단말기(mobile telecommunication system) 등에 널리 사용된다.
도 1은 종래의 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 설명하기 위한 이상적인 평면도이다.
도 1을 참조하면, 반도체기판에 복수개의 제1 평행한 활성영역들(1a)이 배치된다. 상기 제1 활성영역들(1a)을 가로질러 복수개의 평행한 워드라인들(WL1, ... , WLn)이 배치된다. 상기 워드라인들(WL1, ... , WLn)의 양 옆에 각각 상기 제1 활성영역들(1a)을 가로질러 접지 선택라인(GSL) 및 스트링 선택라인(SSL)이 배치된다. 상기 접지 선택라인(GSL)과 인접한 상기 제1 활성영역들(1a)은 제2 활성영역(1b)에 의해 서로 연결된다. 여기서, 상기 제2 활성영역(1b)은 공통 소오스라인(CSL)에 해당한다. 상기 제2 활성영역(1b)은 상기 접지 선택라인(GSL)과 평행하고 상기 스트링 선택라인(SSL)의 반대편에 위치한다. 이에 더하여, 상기 스트링 선택라인(SSL)과 인접한 상기 제1 활성영역들(1a)은 비트라인 콘택홀들(3)에 의해 노출된다.
상기 제1 및 제2 활성영역들(1a, 1b)은 1회의 사진/식각 공정(one step ofphotolithography/etching process)에 의해 한정된다. 이때, 도 1에 도시된 바와 같이, 상기 제1 및 제2 활성영역들(1a, 1b)이 서로 교차하는 영역(A)은 90°의 각도로 패터닝되는 것이 바람직하다. 그러나, 상기 영역(A)은, 도 2에 도시된 바와 같이, 사진공정을 실시하는 동안 근접효과(proximity effect) 등에 기인하여 실제로 둥근 형태를 갖는다. 따라서, 실제의 공통 소오스라인(actual common source laine; 1b')의 폭은 이상적인 공통 소오스라인(1b)의 폭에 비하여 증가된다. 결과적으로, 실제의 공통 소오스라인(1b') 및 이와 인접한 접지 선택라인들(GSL) 사이의 최소 디자인 룰(minimum design rule)을 유지하기 위해서는 칩의 면적을 증가시키는 것이 요구된다.
이에 더하여, 상기 영역(A)이 둥근 형태를 가지므로, 상기 실제의 공통 소오스라인(1b')에 인접한 상기 제1 활성영역들(1a) 사이의 간격은 최소 디자인 룰보다 좁다. 결과적으로, 최소 디자인 룰보다 좁은 폭을 갖는 비정상적인 소자분리 영역(abnormal isolation region)이 한정된다. 이에 따라, 트렌치 소자분리 공정을 사용하여 소자분리 영역을 형성하는 경우에, 상기 비정상적인 소자분리 영역 내에 보이드(5)가 형성될 수 있다. 이러한 보이드(5)는 상기 복수개의 워드라인들(WL1, ... , WLn), 접지 선택라인들(GSL) 및 스트링 선택라인들(SSL)을 형성하기 위한 도전막을 증착하는 동안 상기 도전막으로 채워진다. 따라서, 상기 복수개의 워드라인들(WL1, ... , WLn), 접지 선택라인들(GSL) 및 스트링 선택라인들(SSL)을 패터닝하기 위한 식각공정을 실시할지라도, 상기 보이드(5) 내에 상기 도전막이 여전히 잔존할 수 있다. 결과적으로, 상기 접지 선택라인들(GSL) 및 상기 실제의 공통 소오스라인(1b') 사이에 누설전류 경로가 제공될 수 있다. 또한, 상기 보이드(5) 내에 잔존하는 도전막은 후속의 세정공정 동안 파티클 소스(partical source)로 작용할 수 있다. 이에 따라, 반도체소자의 수율이 저하될 수 있다.
상기한 문제점들을 해결하기 위하여, 최근에 활성영역과는 다른 도전막, 예컨대 폴리실리콘막으로 이루어진 공통 소오스라인을 채택하는 플래쉬 메모리소자가 제안된 바 있다.
도 3은 폴리실리콘막으로 이루어진 공통 소오스라인을 갖는 낸드형 플래쉬 메모리소자의 평면도이다. 여기서, 참조부호 "M"으로 표시된 부분은 주 기억 셀 어레이 영역(main memory cell array region)을 나타내고, 참조부호 "D"로 표시된 부분은 상기 주 기억 셀 어레이 영역(M)의 주변에 배치된 더미 셀 어레이 영역(dummy cell array region)을 나타낸다. 여기서, 상기 더미 셀 어레이 영역은 상기 주 기억 셀 어레이 영역의 패턴밀도 및 상기 더미 셀 어레이 영역을 둘러싸는 주변회로 영역의 패턴밀도 사이의 차이에 기인하여 상기 주 기억 셀 어레이 영역의 가장자리에 비정상적인 패턴이 형성되는 것을 방지하기 위한 역할을 한다. 이에 따라, 상기 더미 셀 어레이 영역에는 일반적으로 상기 주 기억 셀 어레이 영역과 동일한 패턴들이 배치된다.
도 3을 참조하면, 반도체기판에 복수개의 평행한 활성영역들(11a)이 배치된다. 상기 활성영역들(11a)은 주 기억 셀 어레이 영역(M) 내에 배치되고, 상기 더미 셀 어레이 영역(D)까지 연장된다. 상기 주 기억 셀 어레이 영역(M) 및 상기 더미 셀 어레이 영역(D) 사이에 여분의 셀 영역(redundancy cell region)이 개재될 수도있다. 상기 주 기억 셀 어레이 영역(M) 내의 상기 활성영역들(11a)을 가로질러 복수개의 평행한 워드라인들(WL1, ... , WLn)이 배치된다. 상기 복수개의 워드라인들(WL1, ... , WLn)의 양 옆에 각각 접지 선택라인(GSL) 및 스트링 선택라인(SSL)이 배치된다. 상기 접지 선택라인(GSL) 및 스트링 선택라인(SSL) 역시 상기 활성영역들(11a)을 가로지른다.
상기 접지 선택라인(GSL)의 일 측에 공통 소오스라인(15)이 배치된다. 상기 공통 소오스라인(15)은 상기 활성영역들(11a)과는 다른 도전막, 예컨대 폴리실리콘막으로 이루어진다. 따라서, 상기 공통 소오스라인(15)은 공통 소오스라인 콘택홀들(13)을 통하여 상기 활성영역들(11a)과 전기적으로 접속된다. 상기 스트링 선택라인(SSL)과 인접한 상기 활성영역들(11a)은 비트라인 콘택홀들(17)에 의해 노출된다.
한편, 상기 더미 셀 어레이 영역(D)에는 적어도 하나의 더미 워드라인(DWL)이 배치된다. 상기 더미 워드라인(DWL) 역시 상기 활성영역들(11a)을 가로지른다.
상술한 바와 같이 도 3에 보여진 종래의 플래쉬 메모리소자에 따르면, 셀 어레이 영역 내에 바 형태의(bar-shaped) 활성영역들(11a)이 서로 평행하게 배치된다. 또한, 공통 소오스라인(15)이 활성영역과는 다른 도전막으로 이루어진다. 따라서, 도 1 및 도 2에서 언급된 문제점들을 해결할 수 있다. 그러나, 도 3에 보여진 종래의 플래쉬 메모리소자를 반도체기판에 구현하기 위하여 활성영역들(11a)을 한정하는 사진공정을 실시하면, 도 4에 도시된 바와 같이 비정상적인 패턴(11a')이 형성될 수 있다.
도 4를 참조하면, 반도체기판 상에 도 3의 활성영역들(11a)을 한정하기 위하여 포토레지스트막을 코팅한다. 이어서, 상기 활성영역들(11a)을 형성하기 위한 포토마스크를 사용하여 상기 포토레지스트막을 노광시킨다. 이어서, 상기 노광된 포토레지스트막은 현상된다. 이에 따라, 상기 반도체기판 상에 도 3의 활성영역들(11a)을 한정하는 포토레지스트 패턴들(11a')이 형성된다. 이때, 상기 포토레지스트 패턴들(11a')의 끝 부분은 도 4에 도시된 바와 같이 근접효과(proximity effect) 등에 기인하여 둥근 형태를 갖는다. 따라서, 상기 포토레지스트 패턴들(11a')의 끝 부분과 상기 반도체기판 사이의 접착력(adhesion)이 약해질 수 있다. 특히, 현상공정은 반도체기판을 회전시키는 스핀공정(spin process)을 필수적으로 포함한다. 결과적으로, 상기 현상공정을 실시하는 동안 상기 포토레지스트 패턴들(11a')의 일부는 반도체기판의 표면으로부터 리프팅될 수 있다. 이에 따라, 도 4에 도시된 바와 같이 비정상적인 포토레지스트 패턴(11b)이 형성될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 있는 활성영역을 형성하기에 적합한 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도를 증가시키기에 적합한 반도체소자를 제공하는 데 있다.
도 1은 활성영역으로 이루어진 공통 소오스라인을 갖는 종래의 낸드형 플래쉬 메모리소자의 이상적인 평면도(ideal top view)이다.
도 2는 활성영역으로 이루어진 공통 소오스라인을 갖는 종래의 낸드형 플래쉬 메모리소자의 실제적인 평면도(actual top view)이다.
도 3은 도전막으로 이루어진 공통 소오스라인을 갖는 종래의 낸드형 플래쉬 메모리소자의 평면도이다.
도 4는 도 3의 활성영역을 한정하기 위한 사진공정을 진행한 후에 형성되는 비정상적인 패턴(abnormal pattern)을 설명하기 위한 평면도이다.
도 5는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리소자의 평면도이다.
도 6은 본 발명의 실시예에 따른 노어형 플래쉬 메모리소자의 평면도이다.
도 7은 도 5 또는 도 6에 보여진 활성영역들을 한정하는 사진공정을 설명하기 위한 사시도이다.
상기 기술적 과제들을 이루기 위하여 본 발명은 더미 활성영역을 갖는 반도체 기억소자를 제공한다. 이 반도체 기억소자는 반도체기판에 배치된 복수개의 평행한 주 활성영역들 및 상기 주 활성영역들의 끝 단들을 서로 연결시키는 더미 활성영역을 포함한다. 상기 더미 활성영역은 상기 주 활성영역들을 가로지르는 방향과 평행하게 배치된다.
본 발명의 일 양태(aspect)에 따르면, 상기 반도체기판은 주 기억 셀 어레이 영역 및 상기 주 기억 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역을 갖는다. 상기 주 활성영역들은 상기 주 기억 셀 어레이 영역 내에 배치되고 상기 더미 셀 어레이 영역에까지 연장된다. 따라서, 상기 주 활성영역들의 끝 단들은 상기 더미 셀 어레이 영역 내에 위치한다. 결과적으로, 상기 더미 활성영역 또한 상기 더미 셀 어레이 영역 내에 배치된다. 상기 주 기억 셀 어레이 영역은 상기 주 활성영역들의 상부를 가로지르는 복수개의 공통 소오스라인들을 더 포함한다. 상기 공통 소오스라인들은 도전막, 예컨대 도우핑된 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속 패턴으로 이루어진다. 상기 공통 소오스라인들의 각각은 상기 주 활성영역들의 소정영역들과 공통 소오스라인 콘택홀들을 통하여 전기적으로 접속된다. 이와는 달리, 상기 공통 소오스라인들의 각각은 상기 주 활성영역들 및 이들 사이의 소자분리막들을 노출시키는 슬릿형 콘택홀을 통하여 상기 주 활성영역들과 전기적으로 접속될 수도 있다.
상기 주 기억 셀 어레이 영역은 상기 공통 소오스라인들의 각각의 양 옆에 배치된 스트링 선택라인들을 더 포함할 수 있다. 상기 스트링 선택라인들은 상기 주 활성영역들의 상부를 가로지른다. 또한, 상기 각 스트링 선택라인들 및 상기 각공통 소오스라인들 사이에 접지 선택라인이 배치된다. 상기 접지 선택라인 역시 상기 주 활성영역들의 상부를 가로지른다. 이에 더하여, 상기 접지 선택라인 및 상기 스트링 선택라인 사이에 복수개의 평행한 워드라인들이 배치된다. 상기 워드라인들 역시 상기 주 활성영역들의 상부를 가로지른다. 결과적으로, 상기 주 기억 셀 어레이 영역은 2차원적으로 배열된 복수개의 낸드형 스트링들을 포함한다.
이와는 달리, 상기 주 기억 셀 어레이 영역은 상기 공통 소오스라인들 사이에 배치된 한 쌍의 워드라인들 및 상기 한 쌍의 워드라인들 사이의 상기 주 활성영역들과 전기적으로 접속된 복수개의 비트라인들을 포함할 수 있다. 상기 비트라인들은 상기 워드라인들 및 상기 공통 소오스라인들의 상부를 가로지른다. 결과적으로, 상기 주 기억 셀 어레이 영역은 2차원적으로 배열된 복수개의 노어형 플래쉬 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 주 기억 셀 어레이 영역 및 상기 더미 셀 어레이 영역 사이에 여분의 셀 어레이 영역을 더 포함할 수 있다. 상기 여분의 셀 어레이 영역은 상기 주 기억 셀 어레이 영역 내의 불량 셀들(또는 불량 스트링들)을 리페어시키기 위한 여분의 셀들(또는 여분의 스트링들)을 포함한다. 이와는 달리, 상기 여분의 셀 어레이 영역은 칩의 정보를 저장하는 영역에 해당할 수도 있다. 본 발명이 상기 여분의 셀 어레이 영역을 포함하는 경우에, 상기 주 활성영역들은 상기 여분의 셀 어레이 영역을 지나서 상기 더미 셀 어레이 영역에까지 연장된다.
상술한 바와 같이 본 발명에 따르면, 주 활성영역들의 끝 단들은 더미 활성영역을 통하여 서로 연결된다. 따라서, 상기 주 활성영역들 및 더미 활성영역을 동시에 한정하기 위한 사진공정을 실시하는 동안, 상기 주 활성영역들을 한정하는 포토레지스트 패턴들은 상기 더미 활성영역을 한정하는 포토레지스트 패턴에 의해 지지된다. 따라서, 스핀공정을 포함하는 사진공정을 실시할지라도, 상기 주 활성영역들을 한정하는 포토레지스트 패턴들이 원심력(centrifugal force) 등에 기인하여 반도체기판으로부터 리프팅되거나 변형되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따라 제조된 낸드형 플래쉬 메모리소자의 일 부분을 보여주는 평면도이다.
도 5를 참조하면, 반도체기판의 주 기억 셀 어레이 영역(M) 내에 복수개의 평행한 주 활성영역들(a plurality of parallel main active regions; 21a)이 배치된다. 상기 주 활성영역들(21a)의 각각은 도시된 바와 같이 바 형태(bar shape)를 갖는다. 상기 주 활성영역들(21a)은 상기 주 기억 셀 어레이 영역(M)을 둘러싸는 더미 셀 어레이 영역(P)까지 연장된다. 한편, 상기 주 기억 셀 어레이 영역(M) 및 상기 더미 셀 어레이 영역(D) 사이에는 여분의 셀 어레이 영역이 개재될 수도 있다. 따라서, 주 기억 셀 어레이 영역(M) 및 상기 더미 셀 어레이 영역(D) 사이에 여분의 셀 어레이 영역이 개재된 경우에, 상기 주 활성영역들(21a)은 상기 여분의 셀 어레이 영역을 지난다. 여기서, 상기 여분의 셀 어레이 영역은 상기 주 기억 셀 영역(M) 내의 불량 스트링(bad string)을 대체시킬 수 있는 여분의스트링(redundant string)들을 포함한다.
상기 더미 셀 어레이 영역(D)에는 상기 주 활성영역들(21a)을 가로지르는 방향과 평행한 더미 활성영역(21b)이 배치된다. 상기 더미 활성영역(21b)은 상기 주 활성영역들(21a)의 끝 단들과 연결된다. 결과적으로, 상기 주 활성영역들(21a)은 상기 더미 활성영역(21b)을 통하여 서로 연결된다.
상기 주 기억 셀 어레이 영역(M)에 상기 주 활성영역들(21a)의 상부를 가로지르는 복수개의 공통 소오스라인들(25)이 배치된다. 상기 공통 소오스라인들(25)의 각각은 상기 주 활성영역들(21a)의 소정영역들과 공통 소오스라인 콘택홀들(23)을 통하여 전기적으로 접속된다. 이와는 달리, 상기 공통 소오스라인들(25)의 각각은 상기 주 활성영역들(21a) 및 이들 사이의 소자분리막들을 노출시키는 슬릿형 콘택홀(24)을 통하여 상기 주 활성영역들(21a)과 전기적으로 접속될 수도 있다. 상기 공통 소오스라인들(25)은 도우핑된 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속 패턴과 같은 도전막 패턴으로 이루어진다. 상기 각 공통 소오스라인들(25)의 양 옆에는 스트링 선택라인들(SSL)이 배치된다. 상기 스트링 선택라인들(SSL)은 상기 주 활성영역들(21a)의 상부를 가로지른다. 이에 따라, 상기 스트링 선택라인들(SSL) 및 상기 주 활성영역들(21a)이 교차하는 영역들에 스트링 선택 트랜지스터들(string selection transistors)이 형성된다.
상기 각 스트링 선택라인들(SSL) 및 상기 각 공통 소오스라인들(25) 사이에는 접지 선택라인(GSL)이 배치된다. 상기 접지 선택라인(GSL) 역시 상기 주 활성영역들(21a)의 상부를 가로지른다. 따라서, 상기 접지 선택라인(GSL) 및 상기 주 활성영역들(21a)이 교차하는 영역에 접지 선택 트랜지스터들(ground selection transistors)가 형성된다. 상기 접지 선택라인(GSL) 및 상기 스트링 선택라인(SSL) 사이에 복수개의 평행한 워드라인들(WL1, ... , WLn)이 배치된다. 상기 워드라인들(WL1, ... , WLn)은 상기 주 활성영역들(21a)의 상부를 가로지른다. 상기 워드라인들(WL1, ... , WLn) 및 상기 주 활성영역들(21a) 사이에는 부유게이트들(FG)이 개재된다. 결과적으로, 상기 워드라인들(WL1, ... , WLn) 및 상기 주 활성영역들(21a)이 교차하는 영역들에 플래쉬 메모리 셀들이 형성된다. 상기 부유게이트들(FG) 대신에 실리콘 질화막으로 이루어진 전하저장층(charge storage layer)이 개재될 수도 있다. 이 경우에, 상기 플래쉬 메모리 셀들은 소노스(SONOS; silicon-oxide-nitride-oxide-silicon) 구조를 갖는 플래쉬 메모리 셀들에 해당한다.
상기 각 스트링 선택라인들(SSL)과 인접한 상기 주 활성영역들(21a)은 비트라인 콘택홀들(27)에 의해 노출된다. 상기 비트라인 콘택홀들(27)은 상기 접지 선택라인(GSL)의 반대편에 위치한다. 이에 더하여, 상기 주 기억 셀 어레이 영역(M) 내에 상기 복수개의 워드라인들(WL1, ... , WLn), 상기 접지 선택라인들(GSL), 상기 스트링 선택라인들(SSL) 및 상기 공통 소오스라인들(25)의 상부를 가로지르는 복수개의 비트라인들(29)이 배치된다. 상기 비트라인들(29)의 각각은 상기 비트라인 콘택홀(27)을 통하여 상기 주 활성영역(21a)과 전기적으로 접속된다. 상기 비트라인들(29)은 상기 더미 셀 어레이 영역(D)을 지나서 감지증폭기(sense amplifier; 도시하지 않음)가 배치된 코어 영역에까지 연장된다. 결과적으로, 상기 주 기억 셀어레이 영역(M)은 2차원적으로 배열된 복수개의 낸드형 스트링들을 포함한다.
상기 더미 셀 어레이 영역(D)은 상기 주 활성영역들(21a)의 상부를 가로지르는 복수개의 더미 라인들(DL)을 포함한다. 상기 더미 라인들(DL)은 더미 워드라인들(DWL1, ... , DWLn)에 해당한다. 상기 더미 워드라인들(DWL1, ... , DWLn) 및 상기 주 활성영역들(21a) 사이에 더미 부유게이트들(DFG)이 개재된다. 결과적으로, 상기 더미 셀 어레이 영역(D) 내에 적어도 한 행(one row)의 더미 스트링들이 배열된다. 상기 더미 스트링들은 상기 주 기억 셀 어레이 영역(M) 또는 상기 여분의 셀 어레이 영역의 가장자리에 배열된 패턴들이 비정상적으로 한정되는 것을 방지하는 역할을 한다. 다시 말해서, 상기 더미 셀 어레이 영역(D)은 상기 주 기억 셀 어레이 영역(M) 또는 여분의 셀 어레이 영역 내의 패턴 균일도를 향상시키기 위하여 배치된다. 한편, 상기 여분의 셀 어레이 영역 내의 셀들은 칩 정보(chip information)를 저장시키기 위한 기억 셀들로 사용될 수도 있다.
도 6은 본 발명의 일 실시예에 따라 제조된 노어형 플래쉬 메모리소자의 일 부분을 보여주는 평면도이다.
도 6을 참조하면, 반도체기판의 주 기억 셀 어레이 영역(M) 내에 복수개의 평행한 주 활성영역들(a plurality of parallel main active regions; 31a)이 배치된다. 상기 주 활성영역들(31a)의 각각은 도시된 바와 같이 바 형태(bar shape)를 갖는다. 상기 주 활성영역들(31a)은 도 5의 낸드형 플래쉬 메모리소자와 같이 상기 주 기억 셀 어레이 영역(M)을 둘러싸는 더미 셀 어레이 영역(D)까지 연장된다. 이에 더하여, 상기 주 기억 셀 어레이 영역(M) 및 상기 더미 셀 어레이 영역(D) 사이에는 여분의 셀 어레이 영역이 개재될 수 있다. 따라서, 도 5의 낸드형 플래쉬 메모리소자와 마찬가지로, 상기 주 활성영역들(31a)은 상기 여분의 셀 어레이 영역을 지난다. 또한, 상기 더미 셀 어레이 영역(D)에는 상기 주 활성영역들(31a)을 가로지르는 방향과 평행한 더미 활성영역(31b)이 배치된다. 상기 더미 활성영역(31b)은 상기 주 활성영역들(31a)의 끝 단들과 연결된다. 결과적으로, 상기 주 활성영역들(31a)은 상기 더미 활성영역(31b)을 통하여 서로 연결된다.
상기 주 기억 셀 어레이 영역(M) 내에 상기 주 활성영역들(31a)의 상부를 가로지르는 복수개의 공통 소오스라인들(35)이 배치된다. 상기 공통 소오스라인들(35)은 도 5의 공통 소오스라인들(25)과 동일한 구조를 갖는다. 상기 공통 소오스라인들(35)의 각각은 상기 주 활성영역들(31a)의 소정영역들과 공통 소오스라인 콘택홀들(33)을 통하여 전기적으로 접속된다. 이와는 달리, 상기 공통 소오스라인들(35)의 각각은 상기 주 활성영역들(31a) 및 이들 사이의 소자분리막들을 노출시키는 슬릿형 콘택홀(34)을 통하여 상기 주 활성영역들(31a)과 전기적으로 접속될 수도 있다. 상기 공통 소오스라인들(35) 사이에 한 쌍의 평행한 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 상기 주 활성영역들(31a)의 상부를 가로지른다. 또한, 상기 한 쌍의 워드라인들(WL) 사이의 상기 주 활성영역들(31a)은 비트라인 콘택홀들(37)에 의해 노출된다. 이에 더하여, 상기 주 기억 셀 어레이 영역(M) 내에 상기 워드라인들(WL) 및 상기 공통 소오스라인들(35)의 상부를 가로지르는 복수개의 비트라인들(39)이 배치된다. 상기 비트라인들(39)은 상기 비트라인 콘택홀들(37)을 통하여 상기 주 활성영역들(31a)의 소정영역들과전기적으로 접속된다. 상기 워드라인들(WL) 및 상기 주 활성영역들(31a) 사이에는 부유게이트들(FG)이 개재된다. 결과적으로, 상기 주 기억 셀 어레이 영역(M)은 2차원적으로 배열된 복수개의 노어형 플래쉬 셀들을 포함한다.
상기 더미 셀 어레이 영역(D)은 상기 주 활성영역들(31a)의 상부를 가로지르는 더미라인(DL)을 포함한다. 상기 더미라인(DL)은 적어도 하나의 더미 워드라인, 예컨대 한 쌍의 더미 워드라인들(DWL)을 포함한다. 또한, 상기 더미 워드라인들(DWL) 및 상기 주 활성영역들(31a) 사이에는 더미 부유게이트들(DFG)이 개재된다. 따라서, 상기 더미 셀 어레이 영역(D)에는 적어도 한 행의(one row) 더미 플래쉬 메모리 셀들, 예컨대 두 행의 더미 플래쉬 메모리 셀들이 배열된다. 상기 한 쌍의 더미 워드라인들(DWL) 사이의 주 활성영역들(31a)은 비트라인 콘택홀들(37)에 의해 노출될 수 있다. 따라서, 상기 비트라인들(39)은 상기 비트라인 콘택홀들(37)을 통하여 상기 더미 셀 어레이 영역(D) 내의 주 활성영역들(31a)과 전기적으로 접속될 수도 있다. 여기서, 상기 더미 셀 어레이 영역(D)은 단지 주 기억 셀 어레이 영역(M) 및 여분의 셀 어레이 영역 내의 패턴 균일도를 향상시키기 위하여 배치된다.
도 7은 도 5 또는 도 6의 주 활성영역들(21a 또는 31a) 및 더미 활성영역(21a' 또는 31a')을 한정하기 위한 사진공정을 실시한 후에 형성되는 포토레지스트 패턴들을 설명하기 위한 사시도이다.
도 7을 참조하면, 반도체기판(50) 상에 패드산화막(도시하지 않음) 및 패드 질화막(도시하지 않음)을 차례로 형성한다. 상기 패드질화막 상에 포토레지스트막을 도포한다. 상기 포토레지스트막을 갖는 반도체기판을 스테퍼(stepper)와 같은 노광장비(exposing system) 내로 로딩시킨다. 상기 반도체기판을 상기 노광장비 내로 로딩시키기전에, 상기 주 활성영역들(21a 또는 31a) 및 상기 더미 활성영역(21a' 또는 31a')에 대응하는 크롬 패턴들을 갖는 포토마스크가 상기 노광장비 내에 장착된다. 상기 포토마스크와 상기 반도체기판을 정렬시킨 후에, 상기 포토마스크에 자외선과 같은 빛을 조사하여 상기 포토레지스트막을 노광시킨다.
상기 노광된 포토레지스트막을 현상하면, 도 7에 보여진 제1 및 제2 포토레지스트 패턴들(21a' 및 21b', 또는 31a' 및 31b')이 형성된다. 여기서, 상기 제1 포토레지스트 패턴들(21a' 또는 31a')은 도 5 또는 도 6의 주 활성영역들(21a 또는 31a)을 한정하고, 상기 제2 포토레지스트 패턴(21b' 또는 31b')은 도 5 또는 도 6의 더미 활성영역(21b 또는 31b)을 한정한다. 따라서, 상기 제2 포토레지스트 패턴(21b' 또는 31b')은 상기 제1 포토레지스트 패턴들(21a' 또는 31')을 지지한다. 이에 따라, 상기 현상공정을 실시하는 동안 상기 반도체기판(50)이 회전될지라도, 상기 제1 포토레지스트 패턴들(21a' 또는 31a')이 원심력 등에 기인하여 리프팅되거나 변형되는 것을 방지할 수 있다. 결과적으로, 정상적인 소자분리 영역을 한정할 수 있다.
상술한 바와 같이 본 발명에 따르면, 서로 평행한 복수개의 주 활성영역들의 끝 부분들이 더미 활성영역과 연결된다. 이에 따라, 상기 주 활성영역들 및 더미 활성영역을 한정하기 위한 포토레지스트 패턴들을 사진 공정을 사용하여 형성할때, 상기 포토레지스트 패턴들이 변형되거나 리프팅되는 것을 방지할 수 있다. 결과적으로, 신뢰성 있는 고집적 반도체 기억소자를 구현하는 것이 가능하다.

Claims (20)

  1. 주 기억 셀 어레이 영역 및 상기 주 기억 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역을 갖는 반도체기판;
    상기 주 기억 셀 어레이 영역 내의 상기 반도체기판에 배치되되, 상기 더미 셀 어레이 영역 내의 상기 반도체기판에까지 연장된 복수개의 평행한 라인형상의 주 활성영역들(a plurality of parallel main active regions);
    상기 주 활성영역들의 끝 단들과 연결된 더미 활성영역; 및
    상기 더미 셀 어레이 영역 내에 형성된 적어도 하나의 더미 워드라인들을 포함하되, 상기 더미 워드라인들은 상기 주 활성영역들의 상부를 가로지르고, 상기 더미 활성영역은 상기 주 활성영역들을 가로지르는 방향과 평행한 것을 특징으로 하는 반도체 기억소자.
  2. 제 1 항에 있어서,
    상기 주 기억 셀 어레이 영역 내의 상기 주 활성영역들의 상부를 가로지르되, 상기 주 활성영역들과 전기적으로 접속된 복수개의 공통 소오스라인들을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
  3. 제 2 항에 있어서,
    상기 각 공통 소오스라인들은 도우핑된 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속 패턴인 것을 특징으로 하는 반도체 기억소자.
  4. 제 2 항에 있어서,
    상기 공통 소오스라인들의 각각의 양 옆에 배치되되, 상기 주 기억 셀 어레이 영역 내의 상기 주 활성영역들의 상부를 가로지르는 스트링 선택라인들;
    상기 각 스트링 선택라인들 및 상기 각 공통 소오스라인들 사이에 배치되되, 상기 주 활성영역들의 상부를 가로지르는 접지 선택라인;
    상기 스트링 선택라인 및 상기 접지 선택라인 사이에 배치되되, 상기 주 활성영역들의 상부를 가로지르는 복수개의 평행한 워드라인들; 및
    상기 복수개의 워드라인들, 상기 스트링 선택라인, 상기 접지 선택라인 및 상기 공통 소오스라인의 상부를 가로지르는 복수개의 비트라인들을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
  5. 제 4 항에 있어서,
    상기 각 워드라인들 및 상기 각 주 활성영역들 사이에 개재된 부유게이트를 더 포함하는 것을 특징으로 하는 반도체 기억소자.
  6. 제 2 항에 있어서,
    상기 공통 소오스라인들 사이에 배치되되, 상기 주 활성영역들의 상부를 가로지르는 한 쌍의 워드라인들; 및
    상기 공통 소오스라인들의 상부를 가로지르되, 상기 한 쌍의 워드라인들 사이의 상기 주 활성영역들과 전기적으로 접속된 복수개의 비트라인들을 더 포함하는것을 특징으로 하는 반도체 기억소자.
  7. 제 6 항에 있어서,
    상기 각 워드라인들 및 상기 각 주 활성영역들 사이에 개재된 부유게이트를 더 포함하는 것을 특징으로 하는 반도체 기억소자.
  8. 제 1 항에 있어서,
    상기 주 기억 셀 어레이 영역 및 상기 더미 셀 어레이 영역 사이에 개재된 여분의 셀 어레이 영역(redundancy cell array region)을 더 포함하되, 상기 주 활성영역들은 상기 여분의 셀 어레이 영역을 지나서(pass through) 상기 더미 셀 어레이 영역에까지 연장된 것을 특징으로 하는 반도체 기억소자.
  9. 제 8 항에 있어서,
    상기 여분의 셀 어레이 영역(redundancy cell aray region)은 칩 정보 영역(chip information region)에 해당하는 것을 특징으로 하는 반도체 기억소자.
  10. 삭제
  11. 주 기억 셀 어레이 영역 및 상기 주 기억 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역을 갖는 반도체기판;
    상기 주 기억 셀 어레이 영역 내의 상기 반도체기판에 배치되되, 상기 더미 셀 어레이 영역 내의 상기 반도체기판에까지 연장된 복수개의 평행한 라인 형상의 주 활성영역들;
    상기 주 활성영역들의 끝 단들과 접속되고 상기 주 활성영역들을 가로지르는 방향과 평행한 더미 활성영역;
    상기 주 기억 셀 어레이 영역 내의 상기 주 활성영역들의 상부를 가로지르는 복수개의 공통 소오스라인들;
    상기 공통 소오스라인들의 각각의 양 옆에 배치되고, 상기 주 활성영역들의 상부를 가로지르는 스트링 선택라인들;
    상기 각 스트링 선택라인들 및 상기 각 공통 소오스라인들 사이에 배치되고 상기 주 활성영역들의 상부를 가로지르는 접지 선택라인;
    상기 스트링 선택라인 및 상기 접지 선택라인 사이에 배치되고 상기 주 활성영역들의 상부를 가로지르는 복수개의 평행한 워드라인들; 및
    상기 더미 셀 어레이 영역 내의 상기 주 활성영역들의 상부를 가로지르는 적어도 하나의 더미 워드라인을 포함하는 낸드형 플래쉬 메모리소자.
  12. 제 11 항에 있어서,
    상기 공통 소오스라인들은 상기 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속패턴인 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  13. 제 11 항에 있어서,
    상기 공통 소오스라인들, 상기 복수개의 워드라인들, 상기 접지 선택라인들, 상기 스트링 선택라인들 및 상기 적어도 하나의 더미 워드라인의 상부를 가로지르는 복수개의 평행한 비트라인들을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  14. 제 11 항에 있어서,
    상기 복수개의 워드라인들 및 상기 주 활성영역들 사이에 개재된 부유게이트들을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  15. 제 11 항에 있어서,
    상기 적어도 하나의 더미 워드라인 및 상기 주 활성영역들 사이에 개재된 더미 부유게이트들을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  16. 제 11 항에 있어서,
    상기 공통 소오스라인들의 각각은 상기 주 활성영역들 및 이들 사이의 소자분리막들을 노출시키는 슬릿형 콘택홀을 통하여 상기 주 활성영역들과 전기적으로 접속된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  17. 주 기억 셀 어레이 영역 및 상기 주 기억 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역을 갖는 반도체기판;
    상기 주 기억 셀 어레이 영역 내의 상기 반도체기판에 배치되되, 상기 더미 셀 어레이 영역 내의 상기 반도체기판에까지 연장된 복수개의 평행한 주 활성영역들;
    상기 주 활성영역들의 끝 단들과 접속되고 상기 주 활성영역들을 가로지르는 방향과 평행한 더미 활성영역;
    상기 주 기억 셀 어레이 영역 내의 상기 주 활성영역들의 상부를 가로지르는 복수개의 공통 소오스라인들;
    상기 공통 소오스라인들 사이에 배치된 한 쌍의 평행한 워드라인들;
    상기 더미 셀 어레이 영역 내에 형성되되, 상기 주 활성영역들의 상부를 가로지르는 적어도 하나의 더미 워드라인; 및
    상기 한 쌍의 워드라인들 사이의 상기 주 활성영역들과 전기적으로 접속된 복수개의 평행한 비트라인들을 포함하되, 상기 복수개의 비트라인들은 상기 공통 소오스라인들, 상기 워드라인들 및 상기 적어도 하나의 더미 워드라인의 상부를 가로지르는 것을 특징으로 하는 노어형 플래쉬 메모리소자.
  18. 제 17 항에 있어서,
    상기 공통 소오스라인들은 상기 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속패턴인 것을 특징으로 하는 노어형 플래쉬 메모리소자.
  19. 제 17 항에 있어서,
    상기 공통 소오스라인들의 각각은 상기 주 활성영역들 및 이들 사이의 소자분리막들을 노출시키는 슬릿형 콘택홀을 통하여 상기 주 활성영역들과 전기적으로 접속된 것을 특징으로 하는 노어형 플래쉬 메모리소자.
  20. 제 17 항에 있어서,
    상기 한 쌍의 워드라인들 및 상기 주 활성영역들 사이에 개재된 부유게이트들과 아울러서 상기 적어도 하나의 더미 워드라인 및 상기 주 활성영역들 사이에 개재된 더미 부유게이트들을 더 포함하는 것을 특징으로 하는 노어형 플래쉬 메모리소자.
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