KR102059183B1 - 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 Download PDF

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Abstract

본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치를 제공한다. 이 반도체 장치에서는 라인들의 단부들과 라인 잔여 패턴들의 단부들이 서로 대칭된 형태를 가진다. 이 방법에서는, 스페이서 트림 공정시, 스페이서 연결부와 이격된 스페이서 라인을 일부 제거하므로, 식각 공정 조건을 스페이서 단부와 측벽에 동일하게 조성하여 라인들 간의 브릿지를 예방할 수 있다.

Description

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치{Method of forming semiconductor device and the device}
본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것이다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰 (design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치 (minimum pitch)도 크게 감소하고 있다. 이와 같이 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여 다양한 패턴 형성 방법이 적용되고 있다. 특히, 지금까지 개발된 리소그래피 기술에서 제공될 수 있는 노광 장비 및 노광 기술 만으로는 구현하기 어려운 NAND 플래시 메모리 소자의 셀 어레이 구조를 구현하기 위하여, 리소그래피 기술의 한계를 초월하는 미세 피치로 반복적으로 형성되는 복수의 패턴을 형성하기 위한 더블 패터닝 (double patterning) 기술이 제안되었다.
본 발명이 해결하고자 하는 도전 라인들 간의 브릿지가 없는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 브릿지 문제를 해결할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 본 발명에 따른 반도체 장치는, 반도체 기판 상에 배치되는 복수개의 라인들; 및 상기 라인들과 이격되되 상기 라인들의 연장 선상에 위치하는 라인 잔여 패턴들을 포함하되, 상기 라인들은 상기 라인 잔여 패턴들에 인접한 제 1 단부들을 포함하고, 상기 라인 잔여 패턴들은 상기 라인들에 인접한 제 2 단부들을 포함하고, 상기 제 1 단부들은 상기 제 2 단부들과 대칭된 형태를 가진다.
상기 제 1 단부들은 각각 상기 라인들 보다 넓은 폭을 가질 수 있다.
상기 제 1 단부의 측면의 경사도는 상기 라인의 측면의 경사도 보다 완만할 수 있다.
상기 반도체 장치는, 상기 기판에 배치되어 더미 활성 영역과 셀 활성 영역을 정의하는 소자분리막을 더 포함할 수 있으며, 상기 제 1 단부들과 상기 제 2 단부들 사이에 상기 더미 활성 영역이 배치될 수 있다.
상기 더미 활성 영역의 폭은 상기 셀 활성 영역의 폭보다 넓을 수 있다.
상기 반도체 장치는, 상기 라인과 상기 더미 활성 영역 사이에 배치되는 더미 부유 게이트; 및 상기 라인과 상기 셀 활성 영역 사이에 배치되는 셀 부유 게이트를 더 포함할 수 있다. 이때 이웃하는 더미 부유 게이트들 중 적어도 일부는 서로 접할 수 있으며, 이웃하는 셀 부유 게이트들은 모두 서로 이격된다.
일 예에 있어서, 상기 라인 잔여 패턴들은 서로 이격될 수 있다. 이때, 상기 라인 잔여 패턴들은 상기 제 2 단부들과 이격된 제 3 단부들을 더 포함하며, 상기 제 2 단부와 상기 제 3 단부의 폭은 상기 라인의 폭 보다 넓을 수 있다.
다른 예에 있어서, 상기 라인 잔여 패턴들의 적어도 일부는 서로 연결될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판에 소자분리막을 형성하여 더미 활성 영역과 셀 활성 영역을 정의하는 단계; 상기 기판 상에 식각 대상막과 마스크막을 차례로 적층하는 단계; 상기 마스크막 상에 서로 이격된 스페이서 라인들과 상기 스페이서 라인들의 단부를 연결하는 스페이서 연결부를 형성하는 단계; 상기 기판 상에 상기 스페이서 연결부와 이격되되 상기 스페이서 라인들을 일부 노출시키는 제 1 개구부를 가지는 마스크 패턴을 형성하는 단계; 및 상기 제 1 개구부에 의해 노출된 상기 스페이서 라인들을 제거하는 단계를 포함한다.
상기 제 1 개구부는 상기 더미 활성 영역과 중첩될 수 있다.
상기 더미 활성 영역은 상기 셀 활성 영역보다 넓은 폭을 가질 수 있다.
일 예에 있어서, 상기 제 1 개구부에 의해 노출된 상기 스페이서 라인들을 제거하는 단계는, 상기 스페이서 라인들과 상기 스페이서 연결부를 분리시킬 수 있다. 이때 상기 방법은, 상기 마스크 패턴을 제거하는 단계; 및 상기 스페이서 라인들과 상기 스페이서 연결부를 식각마스크로 이용하여 상기 마스크막과 상기 식각 대상막을 차례로 식각하여 상기 스페이서 라인들과 상기 스페이서 연결부와 각각 중첩되는 라인 패턴과 연결부 패턴을 형성하는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 마스크 패턴은 상기 제 1 개구부와 이격되며 상기 스페이서 연결부를 노출시키는 제 2 개구부를 포함할 수 있다. 이때 상기 방법은,
상기 제 1 및 제 2 개구부에 각각 노출된 상기 스페이서 라인들의 일부와 상기 스페이서 연결부를 제거하여 서로 이격된 스페이서 라인부와 스페이서 라인 잔여 패턴을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 스페이서 라인들과 상기 스페이서 잔여 패턴을 식각마스크로 이용하여 상기 마스크막과 상기 식각 대상막을 차례로 식각하여 상기 스페이서 라인들과 상기 스페이서 잔여 패턴과 각각 중첩되는 라인 패턴과 라인 잔여 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치에서는 라인들의 단부들과 라인 잔여 패턴들의 단부들이 서로 대칭된 형태를 가진다. 이로써 라인들 간의 브릿지가 발생하지 않는다.
본 발명의 다른 예에 따른 반도체 장치의 제조 방법에서는, 스페이서 트림 공정시, 스페이서 연결부와 이격된 스페이서 라인을 일부 제거하므로, 식각 공정 조건을 스페이서 단부와 측벽에 동일하게 조성하여 라인들 간의 브릿지를 예방할 수 있다. 이를 이용하여 낸드 플래시 메모리 소자를 형성할 경우 워드라인들 단부에서 브릿지를 예방할 수 있다. 또한 이 경우 브릿지가 발생할지라도 더미 활성 영역에서 부유 게이트들 간에 브릿지가 발생하므로 메모리 동작에 문제를 야기하지 않는다. 이와 같이 브릿지 문제를 해결함으로써 게이트 CD를 증가하여 셀 특성을 개선할 수 있다.
도 1a는 본 발명의 실시예 1에 따른 반도체 장치의 평면도를 나타낸다.
도 1b 내지 1e는 도 1a를 각각 A-A', B-B', C-C' 및 D-D'선으로 자른 단면도들을 나타낸다.
도 1f는 본 발명의 다른 예에 따라 도 1a를 D-D'선으로 자른 단면도를 나타낸다.
도 2a 내지 5a는 도 1a의 평면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b 내지 5b, 및 6a 내지 8a는 도 1b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2c 내지 5c, 및 6b 내지 8b는 도 1c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2d 내지 5d, 및 6c 내지 8c는 도 1d의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 반도체 장치의 평면도를 나타낸다.
도 10a는 본 발명의 실시예 3에 따른 반도체 장치의 평면도를 나타낸다.
도 10b는 도 10a를 B-B'선으로 자른 단면도를 나타낸다.
도 11a는 도 10a의 평면을 가지는 반도체 장치를 제조하는 과정을 나타내는 평면도이다.
도 11b는 도 10b의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 12a는 본 발명의 실시예 4에 따른 반도체 장치의 평면도를 나타낸다.
도 12b는 도 12a를 B-B'선으로 자른 단면도를 나타낸다.
도 13은 본 발명의 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명의 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
<실시예 1>
도 1a는 본 발명의 실시예 1에 따른 반도체 장치의 평면도를 나타낸다. 도 1b 내지 1e는 도 1a를 각각 A-A', B-B', C-C' 및 D-D'선으로 자른 단면도들을 나타낸다. 도 1f는 본 발명의 다른 예에 따라 도 1a를 D-D'선으로 자른 단면도를 나타낸다.
도 1a 내지 1e를 참조하면, 기판(1)에 소자분리막(3)이 배치되어 더미 활성 영역들(A0, A1)과 셀 활성 영역들(A2)을 정의한다. 상기 기판(1)은 더미 영역(DR)과 셀 영역(CR)을 포함한다. 상기 더미 활성 영역들(A0, A1)은 상기 더미 영역(DR)에 배치되고 상기 셀 활성 영역들(A2)은 상기 셀 영역(CR)에 배치된다. 상기 더미 활성 영역들(A0, A1)은 제 1 더미 활성 영역들(A0)과 제 2 더미 활성 영역들(A1)로 나뉠 수 있다. 상기 더미 활성 영역들(A0, A1) 상에 배치되는 메모리 셀들은 더미 셀에 해당되어 실제로 메모리 동작에 사용되지 않는다. 상기 셀 활성 영역들(A2) 상에는 실제 메모리 동작에 사용되는 메모리 셀들이 배치된다. 상기 제 2 더미 활성 영역들(A1)은 상기 셀 활성 영역들(A2)의 폭(W4)과 동일한 폭을 가질 수 있다. 상기 제 1 더미 활성 영역들(A0)의 폭(W3)은 상기 셀 활성 영역들(A2)의 폭(W4) 보다 넓을 수 있다. 본 실시예 1에서 상기 제 1 더미 활성 영역들(A0)의 갯수는 복수개일 수 있으며 가장 외곽에 위치할 수 있다.
상기 소자 분리막(5)의 상부면은 상기 기판(1)의 상부면 보다 높을 수 있다. 상기 기판(1) 상에는 상기 활성 영역들(A0, A1, A2)을 가로지르는 복수개의 워드라인들(11a)이 배치된다. 상기 제 1 더미 활성 영역들(A0)에 걸쳐 상기 워드라인들(11a)의 연장 선상에 상기 워드라인들(11a)과 이격된 워드라인 잔여 패턴(11r)이 배치된다. 상기 워드 라인들(11a)과 상기 활성 영역들(A1, A2) 사이에는 부유 게이트 패턴(7)이 배치된다. 상기 부유 게이트 패턴(7)의 상부면은 상기 소자분리막(3)의 상부면보다 높을 수 있다. 이로써 상기 워드라인들(11a)은 상기 부유 게이트 패턴(7)의 상부면 뿐만 아니라 측면과도 인접할 수 있어 캐패시턴스가 커져 메모리 장치의 동작 특성을 향상시킬 수 있다. 상기 부유 게이트 패턴(7)과 상기 기판(1) 사이에는 터널 절연막(5)이 개재된다. 상기 부유 게이트 패턴(7)과 상기 워드라인(11a) 사이에는 블로킹 절연막(9)이 개재된다. 상기 워드라인 잔여 패턴(11r)과 상기 제 1 더미 활성 영역(A0) 사이에는 잔여 부유 게이트 패턴(7r)이 개재된다. 상기 잔여 부유 게이트 패턴(7r)과 상기 워드라인 잔여 패턴(11r) 사이에는 잔여 블로킹막(9r)이 개재된다.
상기 워드라인(11a)은 상기 워드라인 잔여 패턴(11r)에 인접한 제 1 단부(E1)를 포함한다. 상기 워드라인 잔여 패턴(11r)은 상기 제 1 단부(E1)에 인접하는 제 2 단부(E2)와 상기 제 2 단부(E2)와 이격된 제 3 단부(E3)를 포함한다. 상기 제 1 단부(E1)는 상기 제 2 단부(E2)와 대칭된 형태를 가진다. 상기 제 1 단부(E1)는 상기 워드라인(11a)의 폭(W2) 보다 넓은 폭(W1)을 가질 수 있다. 상기 워드라인들(11a) 사이에 개재되는 측벽(S1)과 상기 기판(1)이 이루는 각도(θ1)는 상기 제 1 단부(E1)의 측벽(S2)과 상기 기판(1)이 이루는 각도(θ2) 보다 클 수 있다. 상기 제 2 단부들(E2)은 서로 이격되며 상기 제 3 단부들(E3)도 서로 이격된다. 이로써 상기 워드라인 잔여 패턴들(11r)은 서로 이격될 수 있다. 따라서 세정 공정시 세정액의 흐름을 방해하지 않아 불순물이 없는 신뢰성있는 반도체 장치를 구현할 수 있다.
상기 제 1 단부들(E1) 아래에서 상기 부유 게이트 패턴들(7)은 도 1e처럼 서로 이격되거나 또는 도 1f처럼 서로 접할 수도 있다. 그러나 도 1f처럼 접하더라도 더미 영역(DR)이므로 메모리 장치 구동시 문제가 되지 않는다. 셀 영역(CR)에서 인접하는 부유 게이트 패턴들(7)은 모두 도 1d에서처럼 서로 이격된다.
상기 부유 게이트 패턴들(7), 상기 잔여 부유 게이트 패턴(7r), 상기 워드라인(11a) 및 상기 워드라인 잔여 패턴(11r)은 모두 동일한 물질로, 예를 들면 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 터널 절연막(5)은 실리콘산화막으로 형성될 수 있다. 상기 블로킹 절연막(9)과 상기 잔여 블로킹 절연막(9r)은 실리콘산화막, 실리콘질화막 및 실리콘 산화막의 삼중막 또는 고유전막으로 형성될 수 있다.
상기 워드라인(11a)과 상기 워드라인 잔여 패턴(11r) 상에는 각각 금속 함유막(13a, 13r)이 배치될 수 있다. 상기 금속 함유막(13a, 13r)은 예를 들면 텅스텐, 및/또는 텅스텐실리사이드막을 포함할 수 있다. 상기 금속 함유막(13a, 13r) 상에는 캐핑막 패턴(15a, 15r)이 배치될 수 있다.
도시하지는 않았지만, 상기 워드라인들(11a) 사이의 상기 기판(1)에는 소오스/드레인 영역이 형성될 수 있다. 또한 복수의 워드라인들(11a)은 하나의 셀 스트링을 구성할 수 있으며, 상기 셀 스트링의 가장자리들에는 각각 스트링 선택 라인과 접지 선택 라인이 배치될 수 있다.
본 실시예 1에 따른 반도체 장치에서는 워드라인들(11a) 간의 브릿지가 발생하지 않는다. 이로써 메모리 장치의 오동작을 방지할 수 있다.
도 2a 내지 5a는 도 1a의 평면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b 내지 5b, 및 6a 내지 8a는 도 1b의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 2c 내지 5c, 및 6b 내지 8b는 도 1c의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 2d 내지 5d, 및 6c 내지 8c는 도 1d의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2a 내지 2d를 참조하면, 더미 영역(DR)과 셀 영역(CR)을 포함하는 기판(1) 상에 터널 절연막(5)과 부유게이트막(7)을 차례로 적층한 후, 상기 부유게이트막(7), 상기 터널 절연막(5) 및 상기 기판(1)을 일부 식각하여 트렌치들을 형성한다. 그리고 상기 트렌치들을 절연막으로 채우고 리세스시켜 소자분리막들(3)을 형성한다. 상기 부유 게이트막(7)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 상기 소자분리막들(3)을 형성함으로써 제 1 및 제 2 더미 활성 영역들(A0, A1)과 셀 활성 영역들(A2)이 정의될 수 있다. 이때, 상기 제 1 더미 활성 영역들(A0)의 폭을 상기 셀 활성 영역들(A2) 및 상기 제 2 더미 활성 영역들(A1) 보다 넓게 형성할 수 있다.
계속해서, 상기 기판(1) 상에 블로킹 절연막(9), 워드라인막(11), 금속 함유막(13), 캐핑막(15), 제 1 마스크 막(17) 및 제 2 마스크막(19)을 차례로 적층한다. 상기 워드라인막(11)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 상기 금속 함유막(13)은 예를 들면 텅스텐, 및/또는 텅스텐실리사이드로 형성될 수 있다. 상기 캐핑막(15)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 1 마스크막(17)은 예를 들면 산화막 계열의 물질로 형성될 수 있다. 상기 제 2 마스크막(19)은 예를 들면 폴리실리콘막으로 형성될 수 있다.
계속해서, 상기 제 2 마스크막(19) 상에, 복수개의 라인 형태의 제 1 포토레지스트 패턴들(21)을 형성한다. 그리고 상기 제 1 포토레지스트 패턴들(21)의 측벽을 덮는 스페이서들(23a, 23b)을 형성한다. 상기 스페이서들(23a, 23b)은 예를 들면 실리콘산화막으로 형성될 수 있다. 상기 스페이서들(23a, 23b)은 상기 제 1 포토레지스트 패턴들(21)의 모든 측벽을 덮도록 형성된다. 따라서 상기 스페이서들(23a, 23b)은 폐곡선 형태로 형성될 수 있다. 상기 스페이서(23a, 23b)는 라인 형태의 상기 제 1 포토레지스트 패턴(21)의 양측벽을 덮는 스페이서 라인부들(23a)과 상기 제 1 포토레지스트 패턴(21)의 단부를 덮는 스페이서 연결부(23b)를 포함한다. 상기 스페이서 연결부(23b)는 상기 스페이서 라인부들(23a)을 연결할 수 있다.
도 3a 내지 3d를 참조하면, 상기 제 1 포토레지스트 패턴(21)을 애싱 공정으로 제거한다. 그리고 상기 제 1 더미 활성 영역들(A0)과 중첩되며 서로 이격된 복수개의 개구부들(O1)을 포함하는 제 2 포토레지스트 패턴(25)을 형성한다. 상기 개구부들(O1)에 의해 상기 스페이서 연결부(23b)와 이에 인접한 상기 스페이서 라인부(23a)의 일부가 노출될 수 있고 나머지의 스페이서 라인부(23a)는 상기 제 2 포토레지스트 패턴(25)으로 덮일 수 있다.
도 4a 내지 4d를 참조하면, 트림(trim) 공정을 진행하여 상기 개구부들(O1)에 의해 노출된 상기 스페이서 연결부(23b)와 이에 인접한 상기 스페이서 라인부(23a)의 일부를 선택적으로 제거한다. 이로써 상기 개구부들(O1) 사이에 스페이서 잔여 패턴(23r)이 형성될 수 있다.
도 5a 내지 5d를 참조하면, 상기 제 2 포토레지스트 패턴(21)을 애싱공정으로 제거하여 상기 스페이서 라인부(23a), 상기 스페이서 잔여 패턴(23r), 상기 제 2 마스크막(19)의 상부면을 노출시킨다.
도 1a, 및 6a 내지 6c를 참조하면, 상기 스페이서 라인부들(23a)과 상기 스페이서 잔여 패턴들(23r)을 상기 제 2 마스크막(19)을 식각하여 제 2 마스크 라인 패턴(19a) 제 2 마스크 잔여 패턴(19r)을 형성한다. 이때 상기 스페이서 라인부들(23a)의 간격과 상기 스페이서 라인부(23a)와 상기 스페이서 잔여 패턴(23r) 사이의 간격이 다르고 이들의 밀도가 달라서 식각결과가 달라질 수 있다. 예를 들면, 상기 스페이서 라인부(23a)의 단부와 상기 스페이서 잔여 패턴들(23r)의 단부에 식각 로딩(Etch loading)이 발생한다. 이로서 상기 스페이서 라인부(23a)의 측벽과 상기 제 1 마스크막(17)이 이루는 각도(θ1)는 상기 스페이서 라인부(23a)의 단부의 측벽이 상기 제 1 마스크막(17)과 이루는 각도(θ2) 보다 크게 형성될 수 있다. 상기 각도들(θ1, θ2)은 하부막들(15, 13, 11, 9, 7)을 식각하는 과정에서 계속 전사될 수 있다.
도 1a, 및 7a 내지 7c를 참조하면, 상기 제 2 마스크 패턴들(19a, 19r)을 식각마스크로 이용하여 상기 제 1 마스크(17)을 식각하여 제 1 마스크 패턴들(17a, 17r)을 형성한다. 이때 동일한 산화막 계열인 상기 스페이서 라인부(23a)와 상기 스페이서 잔여 패턴들(23r)도 식각되어 거의 제거될 수 있다.
도 1a, 및 8a 내지 8c를 참조하면, 상기 제 2 마스크 패턴들(19a, 19r)을 식각 마스크로 이용하여 캐핑막(15)과 금속 함유막(13)을 차례로 식각하여 캐핑막 패턴들(15a, 15r)과 금속 함유막 패턴들(13a, 13r)을 형성한다.
그리고 도 1a 내지 1e를 참조하여 상기 제 2 및 제 1 마스크 패턴들(19a, 19r, 17a, 17r)을 식각마스크로 이용하여 상기 워드라인막(11), 상기 블로킹 절연막(9) 및 상기 부유게이트막(7)을 차례대로 패터닝하여 워드라인(11a), 워드라인 잔여 패턴(11r) 및 부유 게이트 패턴들(7, 7r)을 형성한다. 이때 상기 제 2 및 제 1 마스크 패턴들(19a, 19r, 17a, 17r)도 식각되어 제거되고 상기 캐핑막 패턴들(15a, 15r)의 상부면이 노출될 수 있다.
만약 트림 공정에서 상기 스페이서 연결부(23b)만 제거하고 스페이서 연결부(23b)와 이격된 스페이서 라인부(23a)를 일부 제거하지 않아 상기 스페이서 잔여 패턴(23r)이 형성되지 않았더라면, 상기 스페이서 라인부(23a)의 단부에서 패턴 밀도 차이가 상기 스페이서 라인부들(23a) 간의 밀도 차이보다 매우 크게 발생하기 때문에 상기 스페이서 라인부(23a)의 단부의 측벽이 상기 제 1 마스크막(17)과 이루는 각도(θ2)는 본 발명의 경우에서의 각도(θ2) 보다 더 작아질 수 있다. 상기 각도들(θ1, θ2)은 아래로 전사되므로 아래로 갈수록 패턴들의 폭이 커질 수 있다. 본 발명에서 단부의 각도(θ2)가 상대적으로 크게 되므로 아래로 갈수록 패턴들의 폭이 상대적으로 덜 크게 된다. 이로써 패턴들 간의 브릿지를 방지할 수 있다.
또한 상기 단부들(E1~E3)이 상대적으로 넓은 폭을 가지는 제 1 더미 활성 영역(A0) 상에 형성되므로 더욱더 브릿지를 방지할 수 있다.
<실시예 2>
도 9는 본 발명의 실시예 2에 따른 반도체 장치의 평면도를 나타낸다.
도 9를 참조하면, 워드라인 잔여 패턴들(11r)의 제 3 단부들(E3)이 서로 연결될 수 있다. 이는 상기 제 3 단부들(E3)에 인접한 지역에 다른 패턴이 없어서 패턴의 밀도가 급격히 낮아져 이부분에서 식각 로딩이 더욱더 많이 발생되어 이와 같이 형성될 수 있다. 그외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 3>
도 10a는 본 발명의 실시예 3에 따른 반도체 장치의 평면도를 나타낸다. 도 10b는 도 10a를 B-B'선으로 자른 단면도를 나타낸다.
도 10a 및 10b를 참조하면, 본 실시예 3에 따른 반도체 장치에서는 제 1 더미 활성 영역(A0)의 갯수가 하나이며 워드라인 잔여 패턴(11r)의 제 3 단부(E3)와는 이격된다. 이웃하는 워드라인 잔여 패턴들(11r)의 제 3 단부들(E3)은 연결되어 'U'자 형태를 가질 수 있다. 그 외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 11a는 도 10a의 평면을 가지는 반도체 장치를 제조하는 과정을 나타내는 평면도이다. 도 11b는 도 10b의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 11a 및 11b를 참조하면, 하나의 제 1 더미 활성 영역(A0), 제 2 더미 활성 영역들(A1) 및 셀 활성 영역들(A2)을 가지는 기판(1) 상에 실시예 1에서 설명한 바와 같이 블로킹 절연막(9), 워드라인막(11), 금속함유막(13), 캐핑막(15), 제 1 마스크막(17), 제 2 마스크막(19), 스페이서 라인부(23a) 및 스페이서 연결부(23r)를 형성한다. 그리고 상기 스페이서 연결부(23r)과 이격된 상기 스페이서 라인부(23a)의 일부를 노출시키는 하나의 개구부(O1)를 가지는 제 2 포토레지스트 패턴(25)을 형성한다.
후속으로 실시예 1에서 설명한 바와 같이, 상기 개구부(O1)를 통해 노출된 상기 스페이서 라인부(23a)의 일부를 제거한다. 제 2 포토레지스트 패턴(25)을 애싱 공정으로 제거한 후, 서로 이격된 상기 스페이서 라인부(23a)와 스페이서 연결부(23b)를 식각 마스크로 이용하여 하부막들을 차례로 식각한다. 세부 공정은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 4>
도 12a는 본 발명의 실시예 4에 따른 반도체 장치의 평면도를 나타낸다. 도 12b는 도 12a를 B-B'선으로 자른 단면도를 나타낸다.
도 12a 및 12b를 참조하면, 본 실시예 4에 따른 반도체 장치에 있어서 더미 활성 영역들(A1)의 폭들 및 간격은 모두 셀 활성 영역들(A2)와 동일할 수 있다. 워드라인(11a)의 제 1 단부(E1)와 워드라인 잔여 패턴들(11r)의 제 2 단부 및 제 3 단부(E2, E3)는 모두 소자분리막(3) 상에 배치될 수 있다. 그 외의 구성은 실시예 1을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portasle) 컴퓨터, 웹 타블렛(web taslet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 14는 본 발명의 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 15는 본 발명의 예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Wafwle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad wlat Pack(MQFP), Thin Quad wlatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad wlatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
5: 터널 절연막
7: 부유 게이트 패턴
9: 블로킹 절연막
11, 11a, 11r: 워드라인
13, 13a, 13r: 금속 함유막
15, 15a, 15r: 제 1 마스크막
17, 17a, 17r: 제 2 마스크막
21, 25: 포토레지스트 패턴
23: 스페이서

Claims (10)

  1. 반도체 기판 상에 배치되는 복수개의 라인들; 및
    상기 라인들과 이격되되 상기 라인들의 연장 선상에 위치하는 라인 잔여 패턴들을 포함하되,
    상기 라인들은 상기 라인 잔여 패턴들에 인접한 제 1 단부들을 포함하고,
    상기 라인 잔여 패턴들은 상기 라인들에 인접한 제 2 단부들을 포함하고,
    상기 제 1 단부들은 상기 제 2 단부들과 대칭된 형태를 가지고,
    상기 라인 잔여 패턴들은 서로 이격된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 단부들은 각각 상기 라인들 보다 넓은 폭을 가지는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 단부의 측면의 경사도는 상기 라인의 측면의 경사도 보다 완만한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기판에 배치되어 더미 활성 영역과 셀 활성 영역을 정의하는 소자분리막을 더 포함하되,
    상기 제 1 단부들과 상기 제 2 단부들 사이에 상기 더미 활성 영역이 배치되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 더미 활성 영역의 폭은 상기 셀 활성 영역의 폭보다 넓은 반도체 장치.
  6. 제 4 항에 있어서,
    상기 라인과 상기 더미 활성 영역 사이에 배치되는 더미 부유 게이트; 및
    상기 라인과 상기 셀 활성 영역 사이에 배치되는 셀 부유 게이트를 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    이웃하는 더미 부유 게이트들 중 적어도 일부는 서로 접하며,
    이웃하는 셀 부유 게이트들은 모두 서로 이격된 반도체 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 라인 잔여 패턴들은 상기 제 2 단부들과 이격된 제 3 단부들을 더 포함하며,
    상기 제 2 단부와 상기 제 3 단부의 폭은 상기 라인의 폭 보다 넓은 반도체 장치.
  10. 제 1 항에 있어서,
    상기 라인 잔여 패턴들의 적어도 일부는 옆으로 돌출되어 서로 연결된 반도체 장치.
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