KR20100025684A - 게이트 패턴 형성 방법 및 이에 따른 반도체 소자 - Google Patents

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KR20100025684A
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Abstract

게이트 길이의 차이에 의한 패턴 붕괴를 방지하고, 주위 환경의 차이에서 발생하는 게이트 CD의 불균일성을 개선할 수 있는 반도체 소자의 게이트 형성방법은, 메모리 셀이 배치되는 셀 어레이영역과 주변회로가 배치되는 주변회로영역을 포함하는 반도체기판의 주변회로영역에, 주변 회로를 위한 게이트 패턴을 배치하는 단계와, 주변회로영역 내의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴을 배치하는 단계, 및 게이트 패턴들의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하여 이루어진다.
Figure P1020080084332
게이트 패턴, CD 균일도, 더미 패턴, 라인/스페이스 패턴

Description

게이트 패턴 형성 방법 및 이에 따른 반도체 소자{Method for forming gate patterns and semiconductor device formed thereby}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 게이트 패턴의 임계 크기(Critical Dimension; CD) 균일도를 향상시킬 수 있는 게이트 패턴 형성방법 및 이에 따른 반도체 소자에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리 소자의 응용 분야가 확장됨에 따라, 이에 적합하도록 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자의 개발이 절실히 요구되고 있다. 이러한 요구에 부응하여 제한된 면적에 보다 많은 회로들을 집적시키기 위해 회로 패턴들의 선폭(CD; Critical Dimension)은 더욱 축소되고 있으며, 패턴의 임계 크기 및 공정마진에 대한 보다 크리티컬(critical)한 제어가 요구되고 있다. 게이트 패턴의 경우에도 종전의 루즈(loose)한 조건에서는 문제시되지 않았던 패턴 임계 크기(CD)의 작은 변동(variation)이 소자의 특성에 큰 영향을 주게 되었다.
반도체 소자를 제조하기 위하여 형성되는 여러 가지 패턴들 중 게이트 패턴의 임계 크기(CD)는 반도체 소자의 특성을 결정하는 중요한 요소가 된다. 특히, 활 성영역 상에 배치되는 게이트 패턴의 폭(width)은 소자의 채널 길이를 결정하므로 소자의 동작 전압 및 각종 회로에서 동작특성을 좌우하게 된다. 따라서, 칩(chip) 내에서 게이트 패턴의 CD를 균일하게 유지하는 것이 매우 중요한 이슈(issue)가 되고 있다.
반도체 제조기술의 발전으로 게이트 패턴의 선폭(CD) 균일도를 향상시키기 위한 많은 노력들이 진행되고 있다. 그 대표적인 것이 그리드 베이스 레이아웃(gride base layout) 기술이다. 그러나, 그리드 베이스 레이아웃 기술에도 몇 가지 문제점이 존재하고 있으며, 더 나은 양산 마진과 게이트 CD 균일도를 확보하기 위한 방법이 요구되고 있다.
도 1은 그리드 베이스 레이아웃 기술이 적용된 예를 나타낸 평면도이다.
도 1을 참조하면, 길이가 서로 다른 게이트 패턴들(110, 120)이 배열되어 있고 게이트 패턴들 사이와 게이트 패턴 상, 하 공간에는 더미 패턴(130)이 배치되어 있다. 두 게이트 패턴(110, 120)이 길이가 서로 다르기 때문에 영역에 따라 패턴 밀도가 다르게 된다. 즉, 도면에서 상측은 길이가 짧은 게이트 패턴(110)과 길이가 긴 게이트 패턴(120)이 밀집되어 있기 때문에 패턴 밀도가 높고 빈 공간이 많지 않지만, 하측은 길이가 긴 게이트 패턴(120)만 배치되기 때문에 상측에 비해 패턴 밀도가 낮고 빈 공간이 많은 것을 알 수 있다. 이러한 레이아웃을 사용하여 노광 공정을 진행할 경우, 특히 디포커스(defocus) 상태에서는 여러 가지 문제가 발생할 수 있다.
도 2는 도 1에 도시된 레이아웃을 바탕으로 디포커스 상태에서 노광 공정을 진행한 결과를 나타낸 전자현미경(SEM) 사진을 나타낸다.
도 2에 도시된 바와 같이, 게이트 길이의 차이로 인해 패턴 밀도가 다른 레이아웃으로 노광할 경우, 원하는 레이아웃으로 패턴이 형성되지 않게 된다. 특히, 패턴이 밀집되어 있는 부분보다는 패턴 밀도가 낮은 영역에서는 패턴이 붕괴되는 현상이 많이 발생하여 노광공정의 초점심도(DOF) 마진을 저하시키는 결과를 초래하게 된다.
반도체 메모리소자는 데이터를 저장하기 위한 메모리 셀이 배열되는 셀 어레이영역과, 메모리 셀의 구동을 제어하기 위한 각종 소자들이 배치되는 주변회로영역을 포함한다. 주변회로영역의 다양한 패턴 배열 환경에서 오는 패턴 CD의 다양성도 문제가 될 수 있다. 메모리 셀을 구동하고 제어하기 위한 주변회로를 구성하는 트랜지스터들은, 셀 트랜지스터의 게이트 패턴에 비해 패턴 피치(pitch)가 상대적으로 크게 설정된 게이트 패턴들을 포함하여 구성된다. 또한, 주변회로영역의 게이트 패턴들은 주변 회로의 구성에 따라 다양한 게이트 길이을 갖도록 구성된다. 이에 따라, 광근접보정(OPC: Optical Proximity Correction)을 수행할 때 다양한 게이트 폭으로 인해 OPC 정확도를 구현하기가 어렵다. 또한 국부적 식각 로딩 효과(local etch loading effect)를 제어하기 어려워, 요구하는 선폭으로 균일하게 주변 게이트 패턴들을 형성하기가 어려워지고 있다.
도 3은 종래의 메모리 반도체 소자의 주변회로영역에서의 게이트 패턴들의 배치를 설명하기 위해서 개략적으로 도시한 레이아웃 도면이다.
도 3을 참조하면, 주변회로영역(200)에서 주변회로를 구성하는 트랜지스터 는, 활성영역(도시되지 않음) 상에 게이트 패턴(210)들이 배치되고, 게이트 패턴(210)에 인접하는 활성영역에 소스/드레인이 형성되어 구성된다. 이와 같이 형성된 트랜지스터들은 연결 콘택들 및 국부적 연결 배선에 의해 회로로 구성되거나 워드 라인 또는 비트 라인에 연결된다.
게이트 패턴들은 활성영역(도시되지 않음)을 가로지르도록 배치되는데, 도시된 바와 같이 회로의 종류 또는 수행하는 기능에 따라 게이트 패턴의 길이가 각각 다르게 배치된다. 즉, 제1 게이트 패턴(211)은 제1 길이(w1)를 갖도록 배치되고, 제2 게이트 패턴(212)은 제1 길이(w1)보다 큰 제2 길이(w2)를 갖도록 배치된다. 이는 제1 게이트 패턴(211)을 포함하는 제1 트랜지스터와 제2 게이트 패턴(212)을 포함하는 제2 트랜지스터가 서로 다른 종류의 주변회로를 구성하는 데 이용되기 때문이다.
한편, 제1 게이트 패턴(211)과 제2 게이트 패턴(212) 사이, 또는 두 게이트 패턴의 길이 차이에 기인한 공간에는 더미 패턴(220)이 배치될 수 있다. 더미 패턴(220)은 노광 시 게이트 패턴의 불균일한 전사가 유발되고, 식각 시 식각 로딩 효과에 따른 패턴 식각에 불균일이 발생하는 것을 억제하기 위해서 도입된다. 그럼에도 불구하고, 제1 게이트 패턴(211)과 제2 게이트 패턴(212)의 길이에 차이가 있을 때, 패턴 전사를 위한 노광 시 불균일 전사가 유발되고, 또한 각각의 게이트 패턴들에 서로 다른 식각 로딩 효과가 인가될 수 있다. 이에 따라, 게이트 패턴을 보다 균일한 선폭을 가지게 형성하기가 어려워지고 있다. 따라서, 주변회로영역에서의 게이트 패턴의 선폭을 목표 선폭에 부합되게 보다 균일하게 형성하는 방법의 개 발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 주변회로영역의 모든 트랜지스터들을 규칙적인 라인/스페이스로 이루어진 셀 어레이영역의 트랜지스터들과 동일한 길이를 갖도록 레이아웃함으로써, 게이트 길이의 차이에 의한 패턴 붕괴를 방지하고, 주위 환경의 차이에서 발생하는 게이트 CD의 불균일성을 개선할 수 있는 반도체 소자의 게이트 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 CD의 불균일성을 개선할 수 있는 구조를 갖는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 게이트 형성방법은, 메모리 셀이 배치되는 셀 어레이영역과 주변회로가 배치되는 주변회로영역을 포함하는 반도체기판의 주변회로영역에, 주변 회로를 위한 게이트 패턴을 배치하는 단계와, 주변회로영역 내의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴을 배치하는 단계, 및 게이트 패턴들의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 것을 특징으로 한다.
상기 주변회로영역 내에 배치되는 상기 게이트 패턴 및 더미 패턴들은 라인/스페이스 패턴으로 구성될 수 있다.
상기 더미 게이트 패턴은 주변회로영역 내에서 가장 긴 게이트 패턴을 기준으로 하여 상기 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 배치할 수 있 다.
상기 더미 게이트 패턴은 상기 게이트 패턴과 동일한 폭을 갖도록 배치될 수 있다.
노광 공정에서의 패턴 붕괴를 방지하기 위하여 상기 더미 게이트 패턴 중 짧은 더미 게이트 패턴은 그 가장자리가 서로 연결되도록 배치할 수 있다.
상기 게이트 패턴을 배치하는 단계 전에, 상기 주변회로영역에, 주변회로를 위한 활성영역 패턴을 배치하는 단계와, 상기 활성영역 패턴의 크기 차이에 기인한 공간에 더미 활성영역 패턴을 배치하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 게이트 형성방법은 또한, 주변회로를 위한 복수 개의 회로 블록들을 포함하는 반도체 소자의 게이트 패턴 형성방법에 있어서, 각 회로 블록 내의 게이트 패턴들이 실질적으로 대등한 길이를 가지며, 복수 개의 회로 블록들 간의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 게이트 패턴을 배치하는 것을 특징으로 한다.
상기 회로 블록 내의 게이트 패턴들 및 회로 블록들 사이의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴을 배치할 수 있다.
상기 더미 게이트 패턴은 상기 게이트 패턴의 연장선 상에 배치하며, 상기 게이트 패턴이 상기 회로 블록 내에서 가장 긴 게이트 패턴과 대등한 길이를 갖도록 배치할 수 있다.
상기 회로 블록들 간의 게이트 패턴의 길이가 실질적으로 대등하도록 더미 게이트 패턴을 배치한 나머지 공간에, 화학기계적연마(CMP) 공정에서의 로딩효과를 제거하기 위한 더미 CMP 패턴을 배치할 수 있다.
상기 더미 게이트 패턴은 상기 게이트 패턴과 동일한 길이를 갖도록 배치할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 소자는, 반도체 소자의 주변회로영역에 소자분리영역에 의해 설정된 활성영역과, 활성영역을 가로지르도록 배치된 게이트 패턴들, 및 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 삽입된 더미 게이트 패턴(dummy gate pattern)을 포함하는 것을 특징으로 한다.
상기 주변회로영역은 복수 개의 회로 블록을 포함하고, 상기 회로 블록 상호간의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 삽입된 더미 게이트 패턴을 포함할 수 있다.
상기 더미 게이트 패턴은 상기 게이트 패턴과 같은 폭을 갖는 것일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명에서는 주변회로영역의 모든 트랜지스터들을 규칙적인 라인/스페이스로 이루어진 셀 어레이영역의 트랜지스터들과 동일한 길이를 갖도록 레이아웃함으로써, 게이트 길이의 차이에 의한 패턴 붕괴를 방지하고, 주위 환경의 차이에서 발 생하는 게이트 CD의 불균일성을 개선하는 방법을 제시한다.
먼저, 본 발명의 일 실시예에 따른 게이트 패턴 형성방법에서는, 주변회로영역 내에서 모든 게이트 패턴과 더미 게이트 패턴들이 라인/스페이스 패턴으로만 구성되도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위하여 나타낸 레이아웃 도면으로, 주변회로를 위한 활성영역 패턴 및 게이트 패턴의 디자인 룰(design rule)을 설정하는 과정을 보여준다.
먼저, 주변회로를 구성하는 트랜지스터가 형성될 주변회로영역(300)을 설정하고, 주변회로영역(300) 내에서 소자분리영역에 의해 설정된 활성영역(311, 312)을 가로지르도록 게이트 패턴(411, 412)을 배치한다. 상기 활성영역은 소자분리영역의 폭에 의해 그 폭이 설정되는데, 형성하고자 하는 주변회로에 따라 넓은 폭(w3)을 갖는 활성영역(311)과 좁은 폭(w4)을 갖는 활성영역(312)이 배치된다. 게이트 패턴의 경우에는 주변회로의 특성에 맞게 긴 길이(w5)를 갖는 게이트 패턴(411)과 짧은 길이(w6)를 갖는 게이트 패턴(412)이 배치된다. 상기 게이트 패턴(411, 412)에 인접하여 노출되는 활성영역에는 트랜지스터의 소스/드레인이 형성된다.
실제 주변회로가 형성될 활성영역(311, 312)과 게이트 패턴(411, 412)을 배치한 다음에는, 상기 활성영역(311, 312)과 실질적으로 대등한 폭을 갖도록 주변회로영역에 더미 활성영역 패턴들(321, 322)을 배치한다. 더미 활성영역 패턴은 이미 배치되어 있는 활성영역 패턴(311, 312)의 폭을 고려하여 활성영역 패턴과 대등한 폭을 갖도록 레이아웃된다. 즉, 도시된 바와 같이, 큰 폭의 활성영역 패턴(311)의 주변 공간에는 큰 폭(w3)의 더미 활성영역 패턴(321)을, 작은 폭의 활성영역 패턴(312)의 주변 공간에는 작은 폭(w4)의 더미 활성영역 패턴(322)을 각각 배치하여 활성영역 패턴과 더미 활성영역 패턴이 실질적으로 대등한 폭을 갖도록 한다.
더미 활성영역 패턴(321, 322)은 쉘로우 트렌치 소자분리(STI) 공정으로 소자분리막을 형성하는 과정에서 소자분리막의 평탄화를 위하여 화학적기계적 연마(CMP) 공정을 수행할 때 로딩효과(loading effect)를 감소시키고, 또한 더미 게이트 패턴이 형성되었을 때 플로팅 게이트를 구성하여 더미 게이트 패턴의 안정성을 확보하는 역할을 하게 된다.
주변회로영역(300)에 더미 활성영역 패턴을 배치한 다음에는 더미 게이트 패턴들(421, 422)을 배치한다. 더미 게이트 패턴(421, 422)은 트랜지스터 가장자리를 기준으로 일정 스페이스(space)를 유지하면서 주변회로영역 내에서 가장 긴 게이트 패턴(411)과 실질적으로 대등한 길이(w5)를 갖도록 레이아웃된다. 더미 게이트 패턴(421, 422)을 배치한 다음에는 더미 게이트 패턴들(421, 422)의 마진 확보를 위해 연결 패턴(423)을 사용하여 더미 게이트 패턴들을 연결한다.
주변회로영역(300)의 최외곽 및 넓은 소자분리영역에는 더미 게이트 패턴 두 개를 연결하여 링(ring) 모양의 더미 게이트 패턴(424)을 배치한다. 이때에도, 주변회로영역 내에서 가장 긴 게이트 패턴(411)과 실질적으로 대등한 길이를 갖도록 링 모양의 더미 게이트 패턴(424)을 배치한다.
이와 같이 본 발명의 실시예에 따른 게이트 패턴 형성방법에 따르면, 주변회 로영역 내부에는 일정한 규칙을 가진 라인/스페이스 타입의 게이트 패턴만이 존재하게 되므로 공정마진 확보 및 양질의 패턴 선폭(CD) 균일도의 확보가 가능하다. 한편, 활성영역 및 게이트 패턴과 실질적으로 대등한 폭 및 길이를 갖도록 더미 활성영역 패턴 및 더미 게이트 패턴을 레이아웃할 때에도, 각 더미 패턴들은 더미 패턴들과의 간격 마진 및 활성영역 패턴 및 게이트 패턴과의 간격 마진 등을 고려하여 적절한 간격으로 이격되도록 배치될 수 있다.
이와 같은 디자인 룰을 설정한 다음에는, 이를 바탕으로 룰 파일(rule file)을 작성하고, 실제 데이터베이스에 적용하여 주변회로영역을 레이아웃할 수 있다.
도 5a 및 도 5b는 본 발명의 게이트 패턴 형성방법을 적용한 예를 도시한 레이아웃 도면이다.
게이트 패턴들(510) 사이의 폭의 차이에 기인한 공간과 게이트 패턴들 사이의 공간에 가장 긴 게이트 패턴과 대등한 길이를 갖도록 더미 게이트 패턴들(520)이 배치되고, 더미 게이트 패턴들(520)은 서로 연결되어 있다. 게이트 패턴만 본다면, 주변회로영역이 라인/스페이스 패턴으로만 이루어져 있음을 알 수 있다. 일반적인 형태의 주변회로영역을 보여주는 도 5a의 경우, 트랜지스터 주위를 큰 패턴 또는 큰 공간이 없이 메모리 셀 어레이 영역과 동일하게 라인/스페이스 패턴으로만 구성됨을 알 수 있다. 스택 타입 트랜지스터와 같은 복잡한 구조의 주변회로영역을 보여주는 도 5b의 경우에도, 도 5a보다 복잡하지만 큰 사이즈의 패턴이나 공간이 없이 라인/스페이스 타입의 패턴으로 구성됨을 알 수 있다.
도 6a 내지 도 7은 본 발명의 게이트 패턴 형성방법을 적용한 다른 예를 설 명하기 위하여 도시한 도면들로서, 도 6a는 본 발명의 방법을 적용하기 전의 주변회로영역의 게이트 패턴 배치를 나타내고, 도 6b는 본 발명의 방법을 적용한 후의 주변회로영역의 게이트 패턴 배치를 나타낸 레이아웃 도면이고, 도 7은 도 6b의 레이아웃을 이용하여 구현한 게이트 패턴을 나타낸 SEM 사진이다.
도 6a를 참조하면, 길이가 서로 다른 게이트 패턴(610)이 배열되어 있다. 게이트 패턴의 길이의 차이로 인해 공간이 많은 것을 알 수 있다. 이 공간들은 기존의 방식으로는 더미 패턴 또는 CMP 더미 패턴이 형성되지 못하는 공간들이다. 이러한 레이아웃을 이용하여 패턴을 구현할 경우, 도 2의 SEM 사진에서 볼 수 있는 바와 같이 디포커스시 패턴 붕괴(collapse)가 발생하게 된다.
본 발명을 적용한 도 6b를 참조하면, 게이트 패턴(610)의 길이의 차이로 발생된 공간을 채우도록 라인(line) 타입의 더미 게이트 패턴(620)이 배치된다. 따라서, 게이트 패턴의 길이에 차이가 나는 부분도 다른 부분과 마찬가지로 라인/스페이스 패턴으로 구성되므로 디포커스 상태에서 노광이 이루어져도 양호한 패턴을 구현할 수 있다.
도 7은 도 2와 동일한 패턴 레이아웃에 본 발명의 더미 게이트 패턴을 적용하여 패턴을 구현한 경우의 SEM 사진으로, 패턴 붕괴가 일어나지 않고 양호한 프로파일로 구현됨을 알 수 있다.
도 8a 및 도 8b는 본 발명에 따른 게이트 패턴 형성방법을 적용한 또 다른 예를 설명하기 위하여 도시한 도면들이다.
먼저, 도 8a는 본 발명이 적용되기 전의 주변회로영역의 게이트 패턴 배치를 나타낸 레이아웃 도면으로, 길이가 다른 게이트 패턴들(710)이 배치되고, 게이트 패턴(710) 사이에는 부분적으로 더미 게이트 패턴(720)이 배치되고, 게이트 패턴(710) 및 더미 게이트 패턴(720)에 의해 형성되는 넓은 영역에는 CMP 공정에서의 로딩 효과를 줄이기 위한 더미 CMP 패턴(730)이 배치되었다.
도 8b는 본 발명의 방법을 적용한 레이아웃 도면으로, 더미 CMP 패턴이 배치되었던 부분에 셀 트랜지스터와 마찬가지로 라인/스페이스 타입의 더미 게이트 패턴(740)이 배치된다. 따라서, 실제 트랜지스터가 형성될 영역의 주위 환경이 전체적으로 동일하게 되므로 패턴 선폭의 균일도를 향상시킬 수 있다.
지금까지는 하나의 주변회로영역 내에서의 게이트 패턴의 배치방법에 대해 설명하였다. 다음에는, 서로 다른 회로 블록(block) 사이의 게이트 패턴의 CD 균일도를 향상시킬 수 있는 게이트 패턴 형성방법을 설명한다.
주변회로영역에 배치되는 회로 블록은 칩의 면적을 고려하여 레이아웃되므로 회로 블록 내의 트랜지스터 길이에 대한 주변환경의 레이아웃을 고려하지 못하는 경우가 많다. 광근접 보정(OPC)을 통해 트랜지스터의 길이를 디자인 타겟에 맞추는 작업을 수행하지만, 현재의 OPC 툴(tool)로는 2차원적 환경을 고려한 보정은 매우 어려운 실정이다.
도 9는 게이트 패턴 사이의 간격이 일정한 두 회로 블록을 나타내고, 도 10은 두 블록간의 FICD(Final Inspection Critical Dimension)를 나타낸 그래프이다.
도 9를 참조하면, "A"와 "B" 두 블록의 게이트 패턴은 동일한 타겟 CD로 레이아웃되었고 패턴 사이의 간격은 일정하지만, 게이트 패턴의 길이에는 차이가 있 게 배열되었다. 이렇게 동일한 타겟 CD로 레이아웃되고 동일한 간격으로 배치된 게이트 패턴을 반도체기판 상에 구현한 후 FICD를 측정한 결과를 보면, 도 10에 도시된 바와 같이 "A" 블록의 FICD를 나타낸 그래프(820)와 "B" 블록의 FICD를 나타낸 그래프(810)를 비교해 보면 두 FICD 사이에는 5nm 이상 차이가 나타남을 알 수 있다. 즉, 동일한 타겟 CD로 레이아웃되고 동일한 간격으로 게이트 패턴이 배치되어도, 게이트의 길이가 다를 경우 두 블록의 게이트 패턴의 CD에는 차이가 발생하게 되는 것이다.
본 발명의 실시예에서는 회로 블록간의 게이트 길이의 차이로 인한 FICD 차이를 최소화하기 위하여 회로 블록 간의 게이트의 길이를 통일화하여 동일한 크기로 하거나, 또는 더미 패턴을 사용하여 블록 간의 게이트 길이가 유사해지도록 한다.
도 11a 및 도 11b는 타겟 CD 및 패턴 간의 간격은 동일하지만 게이트의 길이가 서로 다른 두 회로 블록의 레이아웃을 나타낸 도면들이다.
두 회로 블록(901, 902) 내에는 다수의 게이트 패턴(910, 920)이 배열되어 있는데, 각각의 회로 블록 내에서 게이트 패턴의 길이가 서로 다르고, 두 블록 사이에도 게이트 패턴의 길이가 서로 다르게 배치되어 있어 회로 블록의 크기도 다른 양상을 나타낸다.
도 12a 및 도 12b는 도 11a 및 도 11b의 회로 블록에 본 발명의 방법을 적용한 레이아웃 도면이다.
먼저, 두 회로 블록(901, 902)의 크기를 동일하게 하고, 각 회로 블록(901, 902) 내에 배열된 다수의 게이트 패턴들의 길이를 실질적으로 동일해지도록 배열한다. 이를 위하여, 첫 번째 회로 블록(901)의 예를 들면, 회로 블록(901) 내에서 가장 긴 게이트 패턴(910)을 기준으로 하여 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴(930)을 배치한다. 그러면, 회로 블록(901) 내에서 모든 게이트 패턴들은 실질적으로 대등한 길이를 갖게 된다.
두 번째 회로 블록(902)의 경우에도 블록 내에 배치된 다수의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 배치한다. 두 번째 회로 블록(902)의 경우에는 첫 번째 회로 블록(901)보다 게이트 패턴의 길이가 짧기 때문에 첫 번째 회로 블록(901)의 게이트 패턴의 길이에 맞추어 모든 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴(940)을 배치한다.
회로 블록 내의 모든 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 하고, 두 회로 블록 간의 게이트 패턴들 또한 실질적으로 대등한 길이를 갖도록 하는 것과 함께, 활성영역의 경우에도 더미 게이트 패턴(930, 940)이 배치된 영역에는 더미 활성영역 패턴(950, 960)을 배열한다. 두 회로 블록(901, 902) 간의 게이트 패턴의 폭이 대등하도록 레이아웃한 후 빈 공간에는 CMP를 고려한 더미 CMP 패턴(970, 980)을 배치한다.
이와 같이, 동일한 타겟 CD를 갖는 게이트 패턴이 회보 블록 내에서 또는 회로 블록 간에 실질적으로 대등한 길이로 레이아웃될 경우, 패턴 식각시 발생하는 스큐(skew) 값이 같아지므로 결국 균일한 FICD를 얻을 수 있으며, 이로 인해 회로 동작의 안정성을 확보할 수 있다.
한편, 게이트 패턴의 길이를 대등하게 하기 위하여 더미 게이트 패턴을 배치할 때, 같은 종류의 트랜지스터라도 더미 게이트 패턴의 크기가 다를 경우에는 게이트 패턴의 CD가 다르게 나타나는 현상을 보이며 그 값 또한 많은 차이를 보이게 된다.
도 13은 현재 많이 사용되고 있는 게이트 패턴의 배열을 보여주는 레이아웃 도면으로, 회로의 종류에 따라 여러 가지 폭의 게이트 패턴들(1010)이 배치되어 있고, 게이트 패턴(1010) 사이의 공간에는 더미 게이트 패턴들(1020)이 배치되어 있다.
도 14는 도 13에 도시된 레이아웃을 이용하여 노광한 게이트 패턴의 CD를 나타낸 그래프로서, 더미 게이트 패턴의 종류 및 이웃 패턴과의 간격에 따른 게이트 패턴의 CD를 나타낸다. 도면에서 X축은 위치별 게이트 패턴을 나타내고, Y축은 게이트 패턴의 CD를 나타낸다.
도시된 바와 같이, 더미 게이트 패턴의 크기 및 이웃 패턴과의 간격에 따라 게이트 패턴의 CD가 큰 차이를 보이는 것을 알 수 있다. 예를 들어, 도 13에서 "A" 및 "B"에서의 게이트 패턴은 동일한 패턴이지만 주변에 배치된 더미 패턴이 다르다. "A"의 경우 주변에 패드형의 큰 더미 패턴이 배치되어 있지만, "B"의 경우에는 라인/스페이스 타입의 더미 패턴이 배치되어 있다. 이 경우, 게이트 패턴의 CD를 나타낸 도 14를 보면, "A"와 "B" 두 위치에서의 게이트 패턴의 CD가 다르게 나타남을 알 수 있다. "C"와 "D"의 경우에도 마찬가지이다.
도 15는 다수의 게이트 패턴과 더미 게이트 패턴을 포함하는 레이아웃 도면 이다. 주변회로영역 내에서 회로의 종류에 따라 여러 가지 폭의 게이트 패턴들(1110)이 배치되어 있고, 게이트 패턴(1110) 사이의 공간에는 더미 게이트 패턴들(1120)이 배치되어 있다.
도 16a 및 도 16b는 더미 게이트 패턴의 크기에 따른 게이트 패턴의 CD 차이를 나타낸 그래프이다. 도면에서 X축은 위치별 게이트 패턴을 나타내고, Y축은 게이트 패턴의 CD를 나타낸다.
게이트 패턴 E, F, G의 경우 게이트 패턴의 폭이 120nm이고 더미 게이트 패턴의 폭 또한 120nm이다. 반면, 패턴 H, I, J의 경우를 보면, 게이트 패턴의 폭은 140nm이고, 더미 게이트 패턴의 폭은 120nm이다. 그 결과, 게이트 패턴과 더미 게이트 패턴의 크기 차이가 없는 경우에는 게이트 패턴의 CD가 큰 차이 없이 거의 균일하게 나타났지만, 게이트 패턴과 더미 게이트 패턴의 크기가 다른 경우에는 도 16b에 도시된 것과 같이, 게이트 패턴의 CD가 균일하지 못하고 큰 차이를 나타낸다.
이러한 게이트 패턴의 CD의 차이는 패턴 균일도가 큰 영향을 미치는 작은 크기의 트랜지스터일 경우에 더 크게 나타난다. 따라서, 작은 크기의 트랜지스터의 경우에, 실제 회로 구성을 위한 게이트 패턴과 더미 게이트 패턴의 크기를 같게 할 경우 게이트 CD의 균일성을 향상시킬 수 있으므로 소자의 특성을 향상시키는 효과가 크게 나타날 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 그리드 베이스 레이아웃 기술이 적용된 예를 나타낸 평면도이다.
도 2는 도 1에 도시된 레이아웃을 바탕으로 디포커스 상태에서 노광 공정을 진행한 결과를 나타낸 전자현미경(SEM) 사진을 나타낸다.
도 3은 종래의 메모리 반도체 소자의 주변회로영역에서의 게이트 패턴들의 배치를 설명하기 위해서 개략적으로 도시한 레이아웃 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위하여 나타낸 레이아웃 도면이다.
도 5a 및 도 5b는 본 발명의 게이트 패턴 형성방법을 적용한 예를 도시한 레이아웃 도면이다.
도 6a는 본 발명의 방법을 적용하기 전의 주변회로영역의 게이트 패턴 배치를 나타낸 레이아웃 도면이고, 도 6b는 본 발명의 방법을 적용한 후의 주변회로영역의 게이트 패턴 배치를 나타낸 레이아웃 도면이다.
도 7은 도 6b의 레이아웃을 이용하여 구현한 게이트 패턴을 나타낸 SEM 사진이다.
도 8a 및 도 8b는 본 발명에 따른 게이트 패턴 형성방법을 적용한 또 다른 예를 설명하기 위하여 도시한 도면들이다.
도 9는 게이트 패턴 사이의 간격이 일정한 두 회로 블록을 나타낸다.
도 10은 도 9에 도시된 두 블록의 FICD(Final Inspection Critical Dimension)를 나타낸 그래프이다.
도 11a 및 도 11b는 타겟 CD 및 패턴 간의 간격은 동일하지만 게이트의 폭이 서로 다른 두 회로 블록의 레이아웃을 나타낸 도면들이다.
도 12a 및 도 12b는 본 발명의 방법을 적용한 레이아웃 도면이다.
도 13은 현재 많이 사용되고 있는 게이트 패턴의 배열을 보여주는 레이아웃 도면이다.
도 14는 도 13에 도시된 레이아웃을 이용하여 노광한 게이트 패턴의 CD를 나타낸 그래프이다.
도 15는 다수의 게이트 패턴과 더미 게이트 패턴을 포함하는 레이아웃 도면이다.
도 16a 및 도 16b는 더미 게이트 패턴의 크기에 따른 게이트 패턴의 CD 차이를 나타낸 그래프이다.

Claims (15)

  1. 메모리 셀이 배치되는 셀 어레이영역과 주변회로가 배치되는 주변회로영역을 포함하는 반도체기판의 상기 주변회로영역에, 주변 회로를 위한 게이트 패턴을 배치하는 단계;
    상기 주변회로영역 내의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴을 배치하는 단계; 및
    상기 게이트 패턴들의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 주변회로영역 내에 배치되는 상기 게이트 패턴 및 더미 패턴들을 라인/스페이스 패턴으로 구성하는 것을 특징으로 하는 게이트 패턴 형성방법.
  3. 제1항에 있어서,
    상기 더미 게이트 패턴은 주변회로영역 내에서 가장 긴 게이트 패턴을 기준으로 하여 상기 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  4. 제1항에 있어서,
    상기 더미 게이트 패턴은 상기 게이트 패턴과 동일한 폭으로 배치되는 것을 특징으로 하는 게이트 패턴 형성방법.
  5. 제1항에 있어서,
    노광 공정에서의 패턴 붕괴를 방지하기 위하여 상기 더미 게이트 패턴 중 짧은 더미 게이트 패턴은 그 가장자리가 서로 연결되도록 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  6. 제1항에 있어서,
    상기 게이트 패턴을 배치하는 단계 전에,
    상기 주변회로영역에, 주변회로를 위한 활성영역 패턴을 배치하는 단계와,
    상기 활성영역 패턴의 크기 차이에 기인한 공간에 더미 활성영역 패턴을 배치하는 단계를 더 포함하는 것을 특징으로 하는 게이트 패턴 형성방법.
  7. 제1항에 있어서,
    상기 주변회로영역의 최외곽 및 넓은 소자분리영역에는 더미 게이트 패턴 두 개를 연결하여 링(ring) 모양의 더미 게이트 패턴을 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  8. 주변회로를 위한 복수 개의 회로 블록들을 포함하는 반도체 소자의 게이트 패턴 형성방법에 있어서,
    각 회로 블록 내의 게이트 패턴들이 실질적으로 대등한 길이를 가지며,
    상기 복수 개의 회로 블록들 간의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 게이트 패턴을 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  9. 제8항에 있어서,
    상기 회로 블록 내의 게이트 패턴들 및 회로 블록들 사이의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 더미 게이트 패턴을 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  10. 제9항에 있어서,
    상기 더미 게이트 패턴은 상기 게이트 패턴의 연장선 상에 배치하며, 상기 회로 블록 내에서 가장 긴 게이트 패턴을 기준으로 대등한 길이를 갖도록 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  11. 제9항에 있어서,
    상기 회로 블록들 간의 게이트 패턴의 폭이 실질적으로 대등하도록 더미 게이트 패턴을 배치한 나머지 공간에, 화학기계적연마(CMP) 공정에서의 로딩효과를 제거하기 위한 더미 CMP 패턴을 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  12. 제9항에 있어서,
    상기 더미 게이트 패턴은 상기 게이트 패턴과 동일한 폭으로 배치하는 것을 특징으로 하는 게이트 패턴 형성방법.
  13. 반도체 소자의 주변회로영역에 소자분리영역에 의해 설정된 활성영역;
    상기 활성영역을 가로지르도록 배치된 게이트 패턴들; 및
    상기 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 삽입된 더미 게이트 패턴(dummy gate pattern)을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 주변회로영역은 복수 개의 회로 블록을 포함하고,
    상기 회로 블록 상호간의 게이트 패턴들이 실질적으로 대등한 길이를 갖도록 삽입된 더미 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제13항 또는 제14항에 있어서,
    상기 더미 게이트 패턴은 상기 게이트 패턴과 같은 폭을 갖는 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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US9557637B2 (en) 2013-11-19 2017-01-31 Samsung Electronics Co., Ltd. Method of designing patterns of semiconductor devices in consideration of pattern density

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