KR100790572B1 - 더미 패턴을 포함하는 게이트 레이아웃 설계방법 및 이를이용한 게이트 형성방법 - Google Patents
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Abstract
게이트들의 원본 레이아웃을 설계하고, 원본 레이아웃에서 서로 다른 길이들의 게이트들의 끝단부를 확장시켜 게이트들의 길이가 대등하게 원본 레이아웃을 수정한 후, 수정된 레이아웃의 게이트들의 측부에 패터닝 개선을 위한 패터닝 개선용 더미 패턴들을 삽입한다.
게이트 짧아짐, 게이트 확장부, 더미 패턴
Description
도 1 내지 도 4는 본 발명의 실시예에 따른 더미 패턴을 포함하는 게이트 레이아웃(gate layout) 설계방법 및 이를 이용한 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 더미 패턴(dummy pattern)을 포함하는 게이트 레이아웃(gate layout) 설계방법 및 이를 이용한 게이트 형성방법에 관한 것이다.
반도체 소자, 예컨대, 디램(DRAM) 소자가 고집적화됨에 따라, 소자의 특성 향상 및 공정 마진(margin) 확보를 위한 방안들이 많이 연구되고 있다. 예컨대, 반도체 소자 제조과정 중에서 패터닝(patterning) 불량을 방지하기 위해서, 설계 레이아웃의 변경 또는 변형이나, 더미 패턴들을 설계 레이아웃에 삽입하는 방법들이 제시되고 있다.
DRAM과 같은 메모리 반도체 소자에서 셀(cell) 영역에서의 트랜지스터 게이트들의 레이아웃은, 개개의 게이트의 라인(line)들이 실질적으로 대등한 선폭(width) 및 길이(length)를 가지게 설계되고 있다. 이에 비해, 주변회로 영역에서의 트랜지스터 게이트들은 활성영역(active region) 상의 길이가 다르게 설계되고 있다. 이때, 게이트의 끝단의 패터닝 불량, 예컨대, 게이트 끝단 짧아짐(shortening)과 같은 패터닝 과정에 유발되는 불량을 억제하기 위해서, 게이트의 끝단을 보다 확장시키는 기술, 예컨대, 게이트 확장부(gate extension)를 소자분리영역(field region) 상으로 연장되게 도입하고 있다.
전형적으로 게이트 확장부는 게이트의 길이에 무관하게 대등한 길이로 삽입되고 있다. 활성영역 상의 게이트 길이가 다름에도 불구하고, 게이트 확장부의 길이는 실질적으로 동일하게 설계되고 있다. 따라서, 게이트 전체 길이는 서로 다르게 레이아웃되고 있다. 게이트 전체 길이가 서로 다르므로, 게이트의 패터닝 향상을 위해, 게이트의 연장 방향으로 따라 게이트의 측부에 나란히 도입되는 패터닝 개선용 더미 패턴들의 길이 또한 다르게 된다. 그런데, 이와 같이 더미 패턴들의 길이가 다름에 따라, 게이트 끝단에 짧아짐 현상이 상당히 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 패터닝 과정에서 게이트 짧아짐 현상을 억제할 수 있는 더미 패턴을 포함하는 게이트레이아웃 설계방법을 제시하는 데 있다.
상기 기술 과제를 위한 본 발명의 일 관점은, 게이트들의 원본 레이아웃을 설계하는 단계, 상기 원본 레이아웃에서 서로 다른 길이들의 게이트들의 끝단부를 확장시켜 상기 게이트들의 길이가 대등하게 상기 원본 레이아웃을 수정하는 단계, 및 상기 수정된 레이아웃의 게이트들의 측부에 패터닝 개선을 위한 패터닝 개선용 더미 패턴들을 삽입하는 단계를 포함하는 게이트 레이아웃 설계방법을 제시한다.
상기 기술 과제를 위한 본 발명의 다른 일 관점은, 상기한 게이트 레이아웃을 웨이퍼 상으로 전사하는 하는 단계를 포함하는 게이트 형성방법을 제시한다.
상기 게이트들은 주변회로 영역에 배치된 게이트들을 포함할 수 있다.
상기 더미 패턴들은 상기 확장된 게이트들과 대등한 선폭 및 상기 게이트들 사이의 이격 간격과 대등한 이격 간격을 상호 간에 가지게 삽입될 수 있다.
어느 하나의 상기 더미 패턴은 나란히 이웃하는 다른 하나의 더미 패턴과 연결되어 폐다각형 형상이 형성되게 삽입될 수 있다.
상기 게이트들의 원본 레이아웃의 상기 게이트들의 배치가 배제된 상대적으로 넓은 빈(space) 영역에 단차에 의한 영향을 완화하는 웨이퍼 오픈 조절용 더미 패턴(wafer open control dummy pattern)을 더 삽입할 수 있다.
상기 웨이퍼 오픈 조절용 더미 패턴은 상기 패터닝 개선용 더미 패턴의 선폭 및 이격 간격과 대등한 선폭 및 이격 간격을 가지게 삽입될 수 있다.
상기 웨이퍼 오픈 조절용 더미 패턴은 상기 게이트의 형성에 따른 단차의 영향을 완화하여 식각 바이어스 안정화를 유도하거나 또는 후속 연마 과정에서의 연마 안정화를 유도하는 더미 패턴으로 삽입될 수 있다.
본 발명에 따르면, 패터닝 과정에서 게이트 짧아짐 현상을 억제할 수 있는 더미 패턴을 포함하는 게이트 레이아웃 설계방법 및 게이트 형성방법을 제시할 수 있다.
본 발명의 실시예에서는, 설계된 게이트 레이아웃에 패터닝 개선용 더미 패턴들을 삽입하기 이전에, 게이트들의 길이들이 상호간에 대등하게, 게이트 레이아웃을 수정한다. 이후에, 확장된 게이트의 측부에 패터닝 개선용 더미 패턴들을 삽입한다. 이에 따라, 패터닝 개선용 더미 패턴들의 길이가 상호간에 게이트와 대등하게 된다. 즉, 게이트 확장부의 길이가 게이트들마다 다르게 적용되어, 대등한 길이의 패터닝 개선용 더미 패턴들이 삽입될 수 있다. 이후에, 웨이퍼 오픈 조절용 더미 패턴(wafer open control dummy pattern)을 게이트들이 실질적으로 배치되지 않은 빈 공간(space) 영역에 삽입하여 게이트 레이아웃을 형성한다.
이와 같은 게이트 레이아웃 설계방법은 설계 원본의 트랜지스터 주변의 패턴 레이아웃이 보다 균일해질 수 있어, 마치 메모리 셀 영역의 레이아웃과 마찬가지로 패터닝 측면에 유리해질 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 더미 패턴을 포함하는 게이트 레이아웃(gate layout) 설계방법 및 이를 이용한 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1을 참조하면, 게이트(110)들의 원본 레이아웃(100)을 설계한다. 도 1에 제시된 게이트(110)들의 레이아웃은, DRAM과 같은 메모리 소자의 주변회로 영역에 배치되는 트랜지스터들의 게이트들의 레이아웃으로 이해될 수 있다. 게이트들은 주 변회로영역에 설정된 활성영역(191)을 가로지르게 설계될 수 있으며, 웰(well) 영역으로 이해될 수 있는 블록 영역(block region: 190) 별로 서로 다른 형태로 배치될 수 있다. 또한, 게이트(110)들은 구성하는 트랜지스터의 형태 또는 기능에 따라 요구되는 서로 다른 선폭을 가지게 설계될 수도 있다.
도 1에 제시된 바와 같이, 주변회로 영역에서는 다양한 기능 및 형태의 트랜지스터들이 회로구성되므로, 활성영역(191)을 가로지르게 원본 설계된 게이트(110)들은 다양한 길이를 가지게 설계될 수 있다. 예컨대, 상대적으로 짧은 길이의 제1게이트(111)와 상대적으로 긴 길이의 제2게이트(113)가 이웃하여 배치될 수 있다. 또한, 게이트(110)들의 배치가 실질적으로 배제된 상당히 넓은 빈 공간(150)이 유발될 수도 있다. 이는 셀 트랜지스터들이 형성되는 셀 영역에 배치되는 셀 게이트들이 실질적으로 상호간에 대등한 길이로 설계되어 매우 규칙적인 배열을 이루는 것과 대조될 수 있다.
도 2를 참조하면, 원본 레이아웃(도 1의 100)에서 서로 다른 길이들의 게이트들(110: 111, 113)의 끝단부를 확장시켜, 상호간의 길이가 대등하도록 게이트 확장부(115)를 삽입한다. 게이트 확장부(115)는 원본 설계된 게이트(110)의 레이아웃의 끝단이 확장되는 형태로 수정하여 형성되는 부분으로, 게이트(110)에 이어진 형태로 설계될 수 있다. 게이트 확장부(115)를 가지게 수정된 게이트(117)들은 상호간에 실질적으로 대등한 길이를 가지게 되므로, 도 1의 원본 레이아웃(100)에 비해 보다 규칙성을 가지게 수정 레이아웃(101)이 그려진다. 이에 따라, 상호 간의 길이가 실질적으로 대등하게 원본 레이아웃이 수정된 수정 레이아웃(101)이 구현될 수 있다.
도 3을 참조하면, 수정된 레이아웃(도 2의 101)의 게이트(117)들의 측부에, 패터닝 개선을 위한 패터닝 개선용 더미 패턴(130)들을 삽입한다. 패터닝 개선용 더미 패턴(130)들은 게이트(117)들의 레이아웃이 실제 웨이퍼(wafer) 또는 반도체 기판 상으로 사진 공정(photo process) 등으로 전사될 때, 노광 해상력을 개선하는 역할을 하는 것으로 이해될 수 있다. 또한, 패터닝 개선용 더미 패턴(130)들은 게이트(117)들의 레이아웃을 따라, 실제 웨이퍼 상에 실제 게이트 패턴이 선택적으로 식각될 때, 식각 바이어스(bias) 등을 개선하여 보다 균일한 식각 결과가 얻어지도록 유도하는 역할을 하는 것으로 이해될 수 있다.
이러한 패터닝 개선용 더미 패턴(130)들은 확장된 게이트(117)들과 대등한 길이를 가져 상호 간에 대등한 길이로 라인(line) 형태 삽입되게 된다. 또한, 패터닝 개선용 더미 패턴(130)들은 확장된 게이트(117)들과 대등한 선폭(CD) 및 게이트(117)들 사이의 이격 간격과 대등한 이격 간격을 상호 간에 가지게 삽입될 수 있다. 서로 다른 선폭의 게이트(117)들이 함께 설계된 경우, 바람직하게 상대적으로 더 작은 선폭의 게이트 선폭을 기준으로 더미 패턴(130)의 선폭을 설정할 수 있다.
또한, 패터닝 개선용 더미 패턴(130)들 직접적으로 이웃하여 복수 개가 삽입될 경우, 어느 하나의 더미 패턴(130)은 나란히 이웃하는 다른 하나의 더미 패턴(130)과 끝단부가 연결되어 폐다각형 형상, 예컨대, 폐직사각형의 형상(131)이 구현되게 삽입될 수 있다. 이러한 폐직사각형 형상이 형성될 공간이 확보되지 않을 경우, 겹쳐져 선폭이 두꺼워진 형상(133)으로 더미 패턴(130)이 삽입될 수도 있다.
이와 같이 패터닝 개선용 더미 패턴(130)들을 확장된 게이트(117)들과 대등한 선폭 및 모양을 가지게 삽입함으로써, 패터닝 개선용 더미 패턴(130)이 삽입된 레이아웃(103)의 보다 규칙적인 배열을 가지게 된다. 이에 따라, 패터닝 측면에서 보다 유리해질 수 있다.
도 4를 참조하면, 게이트 원본 레이아웃(도 1의 101)에서, 게이트(110)들의 설계 배치가 배제된 상대적으로 넓은 빈(space) 영역(도 3의 150)에, 웨이퍼 공정에서의 단차를 극복 및 조절하는 웨이퍼 오픈 조절용 더미 패턴(wafer open control dummy pattern: 151)을 삽입한다. 이러한 웨이퍼 오픈 조절용 더미 패턴(151)은, 실제 웨이퍼 상에 게이트를 형성함에 따라 수반되는 단차에 의한 영향을 완화하거나 억제 극복하기 위한 더미 패턴으로 이해될 수 있다. 예컨대, 식각 바이어스를 완화하여 식각 바이어스 안정화를 유도하거나, 또는 후속 화학기계적연마(CMP) 과정에서의 연마 안정화를 유도하는 더미 패턴으로 삽입되는 것으로 이해될 수 있다.
이와 같은 웨이퍼 오픈 조절용 더미 패턴(151)은, 도 4에 제시된 바와 같이, 식각 바이어스 조절용 더미 패턴이나 CMP용 더미 패턴에 요구되는 선폭 및 이격 간격, 모양을 가지게, 패터닝 개선용 더미 패턴(130)의 선폭 보다 더 넓은 선폭을 가지게 형성될 수 있다. 또는, 웨이퍼 오픈 조절용 더미 패턴(151)은 패터닝 개선용 더미 패턴(130)의 선폭 및 이격 간격과 대등한 선폭 및 이격 간격을 가지는 형태로 삽입될 수 있다. 이러한 경우 전체적인 레이아웃이 보다 규칙적일 수 있으며, 이에 따라 패터닝 측면에서 보다 유리해질 수 있다.
이와 같이 설계된 게이트 레이아웃(105)을 포토마스크(photomask) 상에 형성하고, 포토마스크를 이용하여 노광 및 현상 과정을 수행한다. 이에 따라, 게이트 레이아웃(105)이 실제 웨이퍼 상에 전사된 포토레지스트 패턴이 형성된다. 이러한 포토레지스트 패턴은 게이트를 위한 층 상에 구현되는 것으로 이해될 수 있다. 이후에, 포토레지스트 패턴을 식각마스크(etchmask)로 이용하여 선택적 식각을 수행하여, 게이트 패턴을 실제 웨이퍼 상에 형성한다. 이때, 게이트 레이아웃(105)이 보다 규칙적인 배열을 가지게 구성되므로, 게이트 패턴은 보다 정확하게 게이트 레이아웃(105)을 따르게 형성될 수 있다.
상술한 본 발명에 따르면, 주변회로 영역의 서로 다른 길이로 설계되던 게이트들의 길이를 실질적으로 대등한 길이를 가지게 확장 수정할 수 있다. 이에 따라, 게이트 측부에 삽입되는 패터닝 개선용 더미 패턴들의 길이는 확장된 게이트들의 길이와 대등해질 수 있다.
따라서, 설계 원본 트랜지스터 주변 레이아웃의 크기와 모양의 규칙성이 보다 높은 수준으로 확보될 수 있다. 또한, 게이트들의 길이가 대등해짐으로써, 게이트 확장부의 짧아짐 현상이 패터닝 과정에 유발되는 것을 완화하거나 억제할 수 있다. 즉, 게이트 끝단부 짧아짐 현상을 완화하거나 억제할 수 있다.
게이트 레이아웃이 보다 규칙적이 되므로, 레이아웃을 검증 및 수정하는 룰 베이스 광근접효과보정(Rule based OPC) 또는 복합 OPC(hybrid OPC) 등과 같은 OPC 과정에서의 정확도를 향상시킬 수 있다. 또한, 실제 웨이퍼 상에 형성되는 게이트 패턴의 선폭(CD) 균일도를 개선시킬 수 있고, 노광 과정에서의 초점심도(DOF) 등과 같은 공정 마진(margin)의 개선을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것으로 해석되어지는 것은 바람직하지 않다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 또한, 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해될 수 있다.
Claims (9)
- 게이트들의 원본 레이아웃을 설계하는 단계;상기 원본 레이아웃에서 서로 다른 길이들의 게이트들의 끝단부를 확장시켜 상기 게이트들의 길이가 대등하게 상기 원본 레이아웃을 수정하는 단계; 및상기 수정된 레이아웃의 게이트들의 측부에 패터닝 개선을 위한 패터닝 개선용 더미 패턴들을 삽입하는 단계를 포함하는 게이트 레이아웃 설계방법.
- 제1항에 있어서,상기 게이트들은 주변회로 영역에 배치된 게이트들을 포함하는 게이트 레이아웃 설계방법.
- 제1항에 있어서,상기 더미 패턴들은 상기 확장된 게이트들과 대등한 길이를 가져 상호 간에 대등한 길이로 삽입되는 게이트 레이아웃 설계방법.
- 제1항에 있어서,상기 더미 패턴들은 상기 확장된 게이트들과 대등한 선폭 및 상기 게이트들 사이의 이격 간격을 상호 간에 가지게 삽입되는 게이트 레이아웃 설계방법.
- 제1항에 있어서,어느 하나의 상기 더미 패턴은 나란히 이웃하는 다른 하나의 더미 패턴과 연결되어 폐다각형 형상이 형성되게 삽입되는 게이트 레이아웃 설계방법.
- 제1항에 있어서,상기 게이트들의 원본 레이아웃의 상기 게이트들의 배치가 배제된 상대적으로 넓은 빈(space) 영역에 단차에 의한 영향을 완화하는 웨이퍼 오픈 조절용 더미 패턴(wafer open control dummy pattern)을 삽입하는 단계를 더 포함하는 게이트 레이아웃 설계방법.
- 제6항에 있어서,상기 웨이퍼 오픈 조절용 더미 패턴은상기 패터닝 개선용 더미 패턴의 선폭 및 이격 간격과 대등한 선폭 및 이격 간격을 가지게 삽입되는 게이트 레이아웃 설계방법.
- 제6항에 있어서,상기 웨이퍼 오픈 조절용 더미 패턴은상기 게이트의 형성에 따른 단차의 영향을 완화하여 식각 바이어스 안정화를 유도하거나 또는 후속 연마 과정에서의 연마 안정화를 유도하는 더미 패턴으로 삽입되는 게이트 레이아웃 설계방법.
- 게이트들의 원본 레이아웃을 설계하는 단계;상기 원본 레이아웃에서 서로 다른 길이들의 게이트들의 끝단부를 확장시켜 상기 게이트들의 길이가 대등하게 상기 원본 레이아웃을 수정하는 단계;상기 수정된 레이아웃의 게이트들의 측부에 패터닝 개선을 위한 패터닝 개선용 더미 패턴들을 삽입하는 단계; 및상기 패터닝 개선용 더미 패턴들이 삽입된 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 형성방법.
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| KR101784519B1 (ko) * | 2011-01-10 | 2017-10-11 | 에스케이하이닉스 주식회사 | 반도체 소자의 레이아웃 |
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| KR20000046449A (ko) * | 1998-12-31 | 2000-07-25 | 윤종용 | 반도체 장치의 레이아웃 방법 |
| JP2005020008A (ja) | 2003-06-26 | 2005-01-20 | Internatl Business Mach Corp <Ibm> | ゲート長近接効果補正によるデバイス |
| JP2005201967A (ja) | 2004-01-13 | 2005-07-28 | Nec Electronics Corp | フォトマスクおよびその設計方法 |
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