TW201419493A - 半導體佈局圖案之製作方法、半導體元件之製作方法以及半導體元件 - Google Patents

Abstract

一種半導體元件之製作方法，提供一其上形成有一遮罩層之基底，接下來提供一第一光罩與一第二光罩，該第一光罩包含一第一佈局圖案，該第一佈局圖案包含複數個主動區域部與至少一連接兩個相鄰的該主動區域部之頸部；該第二光罩包含一第二佈局圖案。隨後轉移該第一佈局圖案至該遮罩層，以於該遮罩層內形成複數個主動區域圖案與至少一連接兩個相鄰之該主動區域圖案的頸部圖案。之後轉移該第二佈局圖案至該遮罩層，以移除該頸部圖案並形成一圖案化遮罩，該圖案化遮罩包含該等主動區域圖案，且至少兩個相鄰的該主動區域圖案之間係形成有一狹縫。

Description

半導體佈局圖案之製作方法、半導體元件之製作方法以及半導體元件

本發明有關於一種半導體佈局圖案之製作方法、半導體元件之製作方法以及半導體元件，尤指一種可避免線端圓化(line-end rounding)產生影響的半導體佈局圖案之製作方法、半導體元件之製作方法以及半導體元件。

微影(photolithography)製程係為半導體製程中最重要的步驟之一，其用以將積體電路(integrated circuits，ICs)的佈局(layout)圖案自光罩上以一定的比例轉移(transfer)至半導體晶片表面上的光阻層，進而將積體電路的佈局圖案轉移至半導體晶片上。

隨著積體電路的複雜度與積集度日益提升，元件的尺寸係隨之不斷縮小，在經過微影製程之後，晶片表面的佈局圖案完整度就會變差。換言之，晶片表面的電路圖案與原始光罩圖案之間的差異就會變大。此現象係肇因於許多效應，例如光學接近效應(optical proximity effect)或/與化學處理等，而在晶片上可明顯觀察到轉角圓化(corner rounding)、直線末緊縮(line end shortening)以及線端圓化等現象。此外，這些現象也與材料底層以及圖案密度有關。

請參閱第1圖，第1圖係為一習知利用微影製程於半導體晶圓上形成一光阻圖案之示意圖。如第1圖所示，在半導體製程中，晶圓10上可能已形成有至少一圖案層12，例如摻雜區域圖案、導電層圖案、絕緣圖案等。接下來，再於晶圓10上形成一光阻層(圖未示)，隨後進行一微影製程，以將一電路佈局圖案轉移至光阻層上，形成一光阻圖案層14。值得注意的是，由於上述線端圓化等光學接近效應所產生的現象，重疊的光阻圖案層14的末端與前層圖案層12之間的夾角θ₁並不具有理想或預期的90度(°)(如夾角θ₂所示)。此一存在於光阻圖案層14與前層圖案層12之間的銳角表示轉移的圖案已經具有圖案變形(distortion)的缺陷，而此缺陷不但導致後續半導體製程的困難度提升，更可能導致元件變形甚或損失(loss)等影響半導體製程良率與半導體元件效能等問題。

由於在微影製程中無法避免光學接近效應的發生，也就是說無法避免線端圓化等問題的發生，因此如何避免線端圓化對半導體元件產生影響，係為業界亟欲克服的問題。

因此，本發明之一目的係在於提供一可避免線端圓化等光學接近效應產生影響的半導體佈局圖案之製作方法、半導體元件之製作方法，以及由該等方法獲得之半導體元件。

根據本發明所提供之申請專利範圍，係提供一種半導體元件之製作方法，該製作方法首先提供一基底，且該基底上形成有一遮罩層。該製作方法更提供一第一光罩與一第二光罩，該第一光罩包含有一第一佈局圖案，該第一佈局圖案包含有複數個主動區域部與至少一頸(neck)部，且該頸部連接兩個相鄰的該主動區域部；而該第二光罩包含有一第二佈局圖案。接下來，自該第一光罩轉移該第一佈局圖案至該遮罩層，以於該遮罩層內形成複數個主動區域圖案與至少一頸部圖案，且該頸部圖案連接兩個相鄰的該主動區域圖案。隨後自該第二光罩轉移該第二佈局圖案至該遮罩層，以移除該頸部圖案並形成一圖案化遮罩，該圖案化遮罩包含該等主動區域圖案，且至少兩個該主動區域圖案之間係形成一狹縫(slot)。

根據本發明所提供之申請專利範圍，更提供一種半導體佈局圖案之製作方法，該製作方法首先提供一第一圖案，該第一圖案包含複數個獨立的預定主動區域圖案。接下來提供一第二圖案，用以於相鄰的兩個該預定主動區域圖案之間定義一狹縫。在定義出該狹縫後，係提供一第三圖案至該第一圖案，以於該第一圖案內形成一頸部補償圖案，且該頸部補償圖案係對應於該狹縫。而在第一圖案內形成該頸部補償圖案後，係輸出該第一圖案與該頸部補償圖案至一第一光罩以形成一第一佈局圖案，與輸出該第二圖案至一第二光罩以形 成一第二佈局圖案。

根據本發明所提供之申請專利範圍，另提供一種半導體元件，該半導體元件包含有一基底、複數個設置於該基底內之主動區域、以及至少一設置於相鄰的兩個該主動區域之間的狹縫，且該狹縫兩側之兩個該等主動區域分別包含至少三個鈍角。

根據本發明所提供之半導體佈局圖案之製作方法，係於可能發生線端圓化之處，例如狹縫處，形成一對應的頸部補償圖案。因此在形成半導體元件時，此一頸部補償圖案可避免線端圓化造成製程困難度與製程良率的負面影響。

請參閱第2圖至第7圖，第2圖至第7圖係為本發明所提供之半導體佈局圖案之製作方法之一第一較佳實施例之示意圖。如第2圖所示，本較佳實施例首先於一電腦系統中提供複數個獨立的預定主動區域圖案100。在本較佳實施例中，預定主動區域圖案100可以是一摻雜區域預定圖案，但不限於此。另外需注意的是，在第2圖中，各預定主動區域圖案100之間係具有一預定間隙102，且預定間隙102具有一預定寬度w₁。在本較佳實施例中，預定寬度w₁係為一最小寬度，但熟習該項技藝之人士應知預定寬度w₁並不限於 此，而可大於等於最小寬度。

請參閱第3圖。接下來，合併各預定主動區域圖案100，以形成一第一圖案110。值得注意的是，為強調預定主動區域圖案100與第一圖案110的關係，在第3圖中相鄰的預定主動區域圖案100的相對邊係分別以虛線表示。換句話說，第一圖案110仍然包含有複數個預定主動區域圖案100。

請參閱第4圖。本較佳實施例所提供之半導體佈局圖案之製作方法更提供一第二圖案120，第二圖案120係對應於各預定主動區域圖案100之間的預定間隙102，用以於相鄰的兩個預定主動區域圖案100之間定義一狹縫(圖未示)。且如第4圖所示，第二圖案120之寬度w₂係等於預定主動區域圖案100之間的預定間隙102的預定寬度w₁。

另外請參閱第5圖，第5圖係為本較佳實施例所提供之半導體佈局圖案之製作方法之一變化型。在本變化型中，係更進行一增大第二圖案120之步驟，以形成一增大第二圖案122。值得注意的是，增大第二圖案122之寬度w₃係大於預定寬度w₁，而有助於第一圖案110與增大第二圖案122的對準，並更增加製程寬裕度。

請參閱第6圖。接下來，本較佳實施例所提供之半導體 佈局圖案之製作方法係以一定比例縮小第一圖案110而形成一第三圖案130。

請參閱第7圖。接下來，係重疊第一圖案110與第二圖案120，以移除對應第二圖案120之部分第一圖案110，而於相鄰的兩個預定主動區域圖案100之間定義一狹縫142。這是因為預定主動區域圖案100之間的預定寬度w₁過小，因此在後續形成主動區域時，會因為預定間隙102的預定寬度w₁過小造成圖案轉移的困難以及發生圖案變形等間題。因此在本較佳實施例中，當預定寬度w₁小於等於某數值時，即將該預定間隙102兩側之預定主動區域圖案100合併，以提升圖案轉移的完整度。並且藉由第二圖案120於這種合併的預定主動區域圖案100之間，即第一圖案110中定義一狹縫142，以於後續製程中形成彼此獨立的主動區域。因此，在本較佳實施例中，係提供第二圖案120至第一圖案110，並使第二圖案120對應於預定主動區域圖案100之間的間隙102而與第一圖案110重疊，以移除部分第一圖案110，定義出狹縫142。

請繼續參閱第7圖。隨後，係提供第三圖案130至第一圖案110，以於第一圖案110內形成一頸部補償圖案，且頸部補償圖案係對應於狹縫142。而在進行一光學接近修正(optical proximity correction)方法之後，形成如第7圖所示之 一第一佈局圖案140。隨後，輸出第一佈局圖案140至一第一光罩150(示於第12B圖)。第一佈局圖案140係包含複數個主動區域部146(對應預定主動區域圖案100)與一設置於狹縫142處的頸部144(對應預定間隙102)，且頸部144連接兩個相鄰的主動區域部146。此外，在對第二圖案120進行一光學接近修正方法後，本較佳實施例係輸出第二圖案120至一第二光罩152(示於第14圖)，形成一第二佈局圖案148。

值得注意的是，本較佳實施例更提供一布林運算(Boolean operation)方法，用以形成第一佈局圖案140。首先，當預定間隙102的預定寬度w₁小於等於某數值時，即將該預定間隙102兩側之預定主動區域圖案100合併而形成的第一圖案110定義為A，將用以定義狹縫142的第二圖案120定義為B，將以一定比例縮小第一圖案110而形成的第三圖案130定義為C，而最後欲獲得的第一佈局圖案140定義為D，則第一佈局圖案D(140)係根據下列布林運算式獲得：D=(A not B)or C

根據本較佳實施例所提供之半導體佈局圖案之製作方法，係將預定間隙102的預定寬度w₁小於等於某數值的預定主動區域圖案100合併為第一圖案110，並藉由第二圖案 120定義的狹縫142(對應於預定間隙102)確保最終形成的主動區域仍為彼此獨立的型態。更重要的是，本較佳實施例更於狹縫142中形成一連接狹縫142兩側主動區域部146的頸部144，而此頸部144係於後續製程中可避免線端圓化對製程造成複雜度提升與圖案變形等問題。

另外請參閱第2圖至第4圖與第8圖至第10圖，第8圖至第10圖係為本發明所提供之半導體佈局圖案之製作方法之一第二較佳實施例之示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同的元件係以相同的符號說明，且其這些元件的細節係可參閱第一較佳實施例，故於此不再贅述。如第2圖至第4圖所示，本較佳實施例亦提供複數個獨立的預定主動區域圖案100，而各預定主動區域圖案100之間係具有預定間隙102。接下來，合併各預定主動區域圖案100，以形成如第3圖所示之第一圖案110；同時本較佳實施例更提供如第4圖所示之第二圖案120。

請接續第4圖參閱第8圖。在本較佳實施例中，係可先取得第一圖案110與第二圖案120之交集(intersection)，而獲得一交集圖案112。接下來如第9圖所示，係以一定比例縮小交集圖案112而形成一預定補償圖案114。

請參閱第10圖。接下來，將預定補償圖案114提供至預 定主動區域圖案100之間，且對應預定間隙102，以於預定主動區域圖案100之間形成一頸部補償圖案。而在進行一光學接近修正方法之後，即形成如第10圖所示之一第一佈局圖案140’。隨後，輸出第一佈局圖案140’至一第一光罩150(示於第12B圖)。第一佈局圖案140’係包含複數個主動區域部146(對應預定主動區域圖案100)與一頸部144’(對應預定補償圖案114)，且頸部144’連接兩個相鄰的主動區域部146。此外如前所述，在對第二圖案120進行一光學接近修正方法後，本較佳實施例亦輸出第二圖案120至一第二光罩152(示於第14圖)，形成一第二佈局圖案148。

根據本較佳實施例所提供之半導體佈局圖案之製作方法，係藉由縮小第一圖案110與第二圖案120的交集圖案而獲得一對應預定間隙102的預定補償圖案114，且此預定補償圖案114成為第一光罩150上用以連接至少兩個主動區域部146的頸部144’，用以於後續製程中可避免線端圓化對製程造成複雜度提升與圖案變形等問題。

接下來請參閱第11圖至第17B圖，第11圖至第17B圖係為本發明所提供之半導體元件之製作方法之一較佳實施例之示意圖。如第11圖所示，本較佳實施例首先提供一基底200，基底200可以是一矽基底，但不限於此。基底200內可選擇性地形成一摻雜區202，基底200上則形成有一墊 氧化(pad oxide)層204與一第一遮罩層206。在本較佳實施例中第一遮罩層206係為一複合遮罩層，且該複合遮罩層可依序包含一氮化矽(silicon nitride)層206a與氧化矽(silicon oxide)層206b，但不限於此。而在第一遮罩層206上係更形成一第二遮罩層208，在本較實施例中第二遮罩層208由下而上依序可包含一有機介電層(Organic Dielectric Layer，ODL)208a、一含矽硬遮罩底抗反射層(Silicon-containing Hardmask Bottom anti-reflection coating，SHB)208b以及一光阻層208c。另外，由於非晶矽層如先進圖案化材料層(advanced patterning film，APF)具有良好的準直性(high aspect ratio,HAR)、低邊緣粗糙度(lower line edge roughness，LER)及可灰化性(PR-like ashability)，因此亦可用以取代本實施例中的ODL 208a。總而言之，本較佳實施例所提供的第二遮罩層208係為一三層結構層，其實施型態可包含ODL/SHB/光阻或APF/矽無機介電層/光阻等，但不限於此。

請參閱第12A圖與第12B圖，需注意的是，第12B圖為第12A圖中沿A₁-A₁’剖線獲得之剖面圖。如第12A圖與第12B圖所示，本較佳實施例所提供之半導體元件之製作方法係提供第一光罩150，第一光罩150上形成有依據上述半導體佈局圖案之製作方法所獲得的第一佈局圖案140，而第一佈局圖案140係如第7圖所示，包含複數個主動區域部146、至少一分別設置於各主動區域部146之間的狹縫142與一設 置於狹縫142處的頸部144，且頸部144係連接兩個相鄰的主動區域部146。接下來，自第一光罩150轉移第一佈局圖案140至光阻層208c，以於光阻層208c內形成複數個主動區域圖案210與至少一頸部圖案212，且頸部圖案212連接兩個相鄰的主動區域圖案210。另外可注意的是，如第12A圖所示，受到光學接近效應的影響，凡是在預定圖案中的直角，在顯影之後皆受到圓化而成為弧角。

請參閱第13圖。接下來，蝕刻光阻層208c暴露出之SHB 208b、ODL 208a以及第一遮罩層206，直到暴露出墊氧化層204，而將主動區域圖案210與頸部圖案212轉移至第一遮罩層206，隨後移除第二遮罩層208(包括ODL 208a、SHB 208b與光阻層208c)。而在移除第二遮罩層208之後，係重新於基底200上形成一第三遮罩層220，第三遮罩層220亦可為一三層結構層，與第二遮罩層208相同，由下而上可具有一ODL 220a一SHB 220b與一光阻層220c。同理，本實施例中亦可以採用APF/矽無機介電層/光阻，但不限於此。

請參閱第14圖。本較佳實施例係在將主動區域圖案210與頸部圖案212轉移至第一遮罩層206以及形成第三遮罩層220之後，更提供一第二光罩152，且第二光罩152包含上述之第二佈局圖案148。接下來自第二光罩152轉移第二佈局圖案148至光阻層220c，且第二佈局圖案148係對應於頸 部圖案212轉移，以於對應頸部圖案212處形成至少一開口圖案222。

請參閱第15A圖至第15C圖，需注意的是，第15B圖為第15A圖中沿A₂-A₂’剖線獲得之剖面圖，而第15C圖則為第15A圖中圓圈E所圈示部位之放大示意圖。為強調第二佈局圖案148與主動區域圖案210與頸部圖案212，第15A圖與第15C圖中第二佈局圖案148均以虛線表示。如第15A圖至第15C圖所示，在轉移第二佈局圖案148至光阻層220c而形成開口圖案222之後，係透過開口圖案222向下蝕刻SHB 220b、ODL 220c以及第一遮罩層206，直至暴露出部分墊氧化層204。值得注意的是，此蝕刻步驟係移除第一遮罩層206內的頸部圖案212，並形成一圖案化遮罩224。值得注意的是，圖案化遮罩224即包含主動區域圖案210，而在至少兩個相鄰的主動區域圖案210之間係形成有一狹縫(slot)214。隨後移除第三遮罩層220(包括光阻層220c、SHB 220b與ODL 220a)，而如第15A圖至第15B圖所示，基底200上僅存留包含主動區域圖案210的圖案化遮罩224。值得注意的是，狹縫214係形成於原頸部圖案212之處。且由於頸部圖案212在此步驟中被移除，因此可如預期獲得獨立的主動區域圖案210。此外，在本較佳實施例中係以顯影-蝕刻-顯影-蝕刻的2P2E方式作為例示，但熟習該項技藝之人士應知本較佳實施例亦可採用顯影-顯影-蝕刻的2P1E方 式，而不限於此。

請參閱第15C圖，更重要的是，受到光學接近效應的影響，第二佈局圖案148具有明顯的線端圓化效應。而由於本較佳實施例在兩個相鄰的主動區域圖案210之間，設置有一凹陷的頸部圖案212，因此可減緩第二佈局圖案148的線端圓化效應對於主動區域圖案210產生的影響。如第15C圖所示，在移除頸部圖案212之後，狹縫214兩側的主動區域圖案210在狹縫214處係具有一夾角θ₃，而夾角θ₃係大於90°，也就是說，主動區域圖案210在狹縫214側係具有兩個鈍角。如前所述，由於在轉移第一佈局圖案140形成主動區域圖案210時亦受到圓化效應的影響，因此，狹縫214兩側之每一個主動區域圖案210均如第15A圖所示包含至少三個鈍角，例如在本較佳實施例中係具有四個鈍角。甚至，在主動區域圖案210中所有的角落皆為鈍角，尤其是在狹縫214側主動區域圖案210必定為鈍角。

接下來請參閱第16圖。在形成各獨立的主動區域圖案210之後，進行一蝕刻製程，透過圖案化遮罩224蝕刻墊氧化層204與基底200，以於基底200內形成複數個溝渠230。

請參閱第17A圖與第17B圖，需注意的是，第17B圖為第17A圖中沿A₃-A₃’剖線獲得之剖面圖。在形成溝渠230 之後，本較佳實施例更於溝渠230內，尤其是狹縫214處的溝渠230內，填入一絕緣材料，並藉由平坦化製程移除多餘的絕緣材料、圖案化遮罩224與墊氧化層204而形成一淺溝隔離232，以及由淺溝隔離232環繞且電性隔離的各主動區域234。

請繼續參閱第17A圖與第17B圖。根據本發明所提供之半導體元件之製作方法，係獲得一半導體元件，該半導體元件包含基底200、複數個設置於基底200內的主動區域234、以及至少一設置於相鄰的兩個主動區域234之間的狹縫214。在本較佳實施例中主動區域234分別包含一摻雜區202，但不限於此。如第17A圖所示，狹縫214兩側之兩個主動區域234分別包含至少三個鈍角。更值得注意的是，狹縫214兩側的兩個主動區域234在狹縫214側必定分別具有為鈍角的夾角θ₃。另外值得注意的是，由於狹縫214兩側的兩個主動區域234在狹縫214側必定分別具有為鈍角的夾角θ₃，因此於溝渠230中填入絕緣材料時，該等鈍角的存在可使絕緣材料更順利地填入狹縫214處的溝渠230，而確保該處的電性隔離。

根據本較佳實施例所提供之半導體元件之製作方法及該半導體元件，係將主動區域圖案210之間更形成一頸部圖案212，而此一頸部圖案212形成之位置正是後續形成隔離主 動區域圖案210的狹縫214處。因此在形成狹縫214時，可藉由頸部圖案212避免線端圓化對主動區域圖案210造成不希望的影響。因此，在形成主動區域234與環繞主動區域234的淺溝隔離232時，係可獲得完整的圖案，並可更加強狹縫214兩側主動區域234的電性隔離。

縱上所述，本發明所提供之半導體佈局圖案之製作方法，係於可能發生線端圓化之處，例如所欲形成狹縫之處，先形成一對應的補償頸部圖案。因此在形成半導體元件時，此一補償頸部圖案可避免線端圓化造成製程困難度與製程良率的負面影響。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧晶圓

12‧‧‧圖案層

14‧‧‧光阻圖案層

100‧‧‧預定主動區域圖案

102‧‧‧預定間隙

110‧‧‧第一圖案

112‧‧‧交集圖案

114‧‧‧預定補償圖案

120‧‧‧第二圖案

122‧‧‧增大第二圖案

130‧‧‧第三圖案

140、140’‧‧‧第一佈局圖案

142‧‧‧狹縫

144、144’‧‧‧頸部

146‧‧‧主動區域部

148‧‧‧第二佈局圖案

150‧‧‧第一光罩

152‧‧‧第二光罩

200‧‧‧基底

202‧‧‧摻雜區域

204‧‧‧墊氧化層

206‧‧‧第一遮罩層

206a‧‧‧氮化矽層

206b‧‧‧氧化矽層

208‧‧‧第二遮罩層

208a‧‧‧有機介電層

208b‧‧‧含矽硬遮罩底抗反射層

208c‧‧‧光阻層

210‧‧‧主動區域圖案

212‧‧‧頸部圖案

214‧‧‧狹縫

220‧‧‧第三遮罩層

220a‧‧‧有機介電層

220b‧‧‧含矽硬遮罩底抗反射層

220c‧‧‧光阻層

222‧‧‧開口圖案

224‧‧‧圖案化遮罩

230‧‧‧溝渠

232‧‧‧淺溝隔離

234‧‧‧主動區域

w₁‧‧‧預定寬度

w₂‧‧‧第二圖案寬度

w₃‧‧‧增大第二圖案寬度

A‧‧‧第一圖案

B‧‧‧第二圖案

C‧‧‧第三圖案

E‧‧‧圓圈

D‧‧‧第一佈局圖案

A₁-A₁’‧‧‧剖線

A₃-A₃’‧‧‧剖線

A₂-A₂’‧‧‧剖線

第1圖為習知利用微影製程於半導體晶圓上形成一光阻圖案之一示意圖。

第2圖至第7圖為本發明所提供之半導體佈局圖案之製作方法之一第一較佳實施例之示意圖，其中第5圖為本較佳實施例所提供之半導體佈局圖案之製作方法之一變化型。

第8圖至第10圖係為本發明所提供之半導體佈局圖案之製作方法之一第二較佳實施例之示意圖。

第11圖至第17B圖為本發明所提供之半導體元件之製作方法之一較佳實施例之示意圖。

110‧‧‧第一圖案

120‧‧‧第二圖案

130‧‧‧第三圖案

140‧‧‧第一佈局圖案

142‧‧‧狹縫

144‧‧‧頸部

146‧‧‧主動區域部

A‧‧‧第一圖案

B‧‧‧第二圖案

C‧‧‧第三圖案

D‧‧‧第一佈局圖案

Claims (19)

1. 一種半導體元件之製作方法，包含有：提供一基底，該基底上形成有一遮罩層；提供一第一光罩，該第一光罩包含有一第一佈局圖案，該第一佈局圖案包含有複數個主動區域部與至少一頸(neck)部，且該頸部連接兩個相鄰的該主動區域部；提供一第二光罩，該第二光罩包含有一第二佈局圖案；自該第一光罩轉移該第一佈局圖案至該遮罩層，以於該遮罩層內形成複數個主動區域圖案與至少一頸部圖案，且該頸部圖案連接兩個相鄰的該主動區域圖案；以及自該第二光罩轉移該第二佈局圖案至該遮罩層，以移除該頸部圖案並形成一圖案化遮罩，該圖案化遮罩包含該等主動區域圖案，其中至少兩個該主動區域圖案之間係形成一狹縫(slot)。
2. 如申請專利範圍第1項所述之方法，其中該狹縫兩側之該等主動區域圖案係包含至少三個鈍角。
3. 如申請專利範圍第1項所述之方法，其中該遮罩層係為一複合遮罩層。
4. 如申請專利範圍第3項所述之方法，更包含以下步驟：進行一蝕刻製程，透過該圖案化遮罩蝕刻該基底，以形 成複數個溝渠；以及於該等溝渠內填入一絕緣材料。
5. 如申請專利範圍第1項所述之製作方法，其中該第一佈局圖案與該第二佈局圖案係藉由以下步驟形成於該第一光罩與該第二光罩：提供一第一圖案，該第一圖案包含複數個獨立的預定主動區域圖案；提供一第二圖案至該第一圖案，用以於相鄰的兩個該預定主動區域圖案之間定義一狹縫；提供一第三圖案至該第一圖案，以於該第一圖案內形成一頸部補償圖案，且該頸部補償圖案係對應於該狹縫；以及輸出該第一圖案與該頸部補償圖案至該第一光罩以形成該第一佈局圖案，與輸出該第二圖案至該第二光罩以形成該第二佈局圖案。
6. 如申請專利範圍第5項所述之製作方法，更包含合併該等預定主動區域圖案以形成該第一圖案。
7. 如申請專利範圍第6項所述之製作方法，更包含一重疊該第一圖案與該第二圖案，以移除對應該第二圖案之部分該第一圖案，而於相鄰的兩個該預定主動區域圖案之間定義該狹縫之步驟，進行於提供該第三圖案之前。
8. 如申請專利範圍第7項所述之製作方法，更包含一增大該第二圖案之步驟，進行於重疊該第一圖案與該第二圖案之前。
9. 如申請專利範圍第5項所述之製作方法，更包含一縮小該第一圖案以形成該第三圖案之步驟。
10. 如申請專利範圍第5項所述之製作方法，更包含一光學接近修正方法(optical proximity correction，OPC)，分別進行於輸出該第一圖案至該第一光罩與輸出該第二圖案至該第二光罩之前。
11. 一種半導體佈局圖案之製作方法，包含有：提供一第一圖案，該第一圖案包含複數個獨立的預定主動區域圖案；提供一第二圖案至該第一圖案，用以於相鄰的兩個該預定主動區域圖案之間定義一狹縫；提供一第三圖案至該第一圖案，以於該第一圖案內形成一頸部補償圖案，且該頸部補償圖案係對應於該狹縫；以及輸出該第一圖案與該頸部補償圖案至一第一光罩以形成一第一佈局圖案，與輸出該第二圖案至一第二光罩以形成一第二佈局圖案。
12. 如申請專利範圍第11項所述之製作方法，更包含合併該等預定主動區域圖案以形成該第一圖案。
13. 如申請專利範圍第12項所述之製作方法，更包含一重疊該第一圖案與該第二圖案，以移除對應該第二圖案之部分該第一圖案，而於相鄰的兩個該預定主動區域圖案之間定義該狹縫之步驟，進行於提供該第三圖案之前。
14. 如申請專利範圍第13項所述之製作方法，更包含一增大該第二圖案之步驟，進行於重疊該第一圖案與該第二圖案之前。
15. 如申請專利範圍第11項所述之製作方法，更包含一縮小該第一圖案以形成該第三圖案之步驟。
16. 如申請專利範圍第11項所述之製作方法，更包含一光學接近修正方法，分別進行於輸出該第一圖案至該第一光罩與輸出該第二圖案至該第二光罩之前。
17. 一種半導體元件，包含有：一基底；複數個主動區域，設置於該基底內；以及 至少一狹縫，設置於相鄰的兩個該主動區域之間，且該狹縫兩側之兩個該等主動區域分別包含至少三個鈍角。
18. 如申請專利範圍第17項所述之半導體元件，其中該等主動區域分別包含一摻雜區域。
19. 如申請專利範圍第18項所述之半導體元件，更包含一絕緣材料，包圍該等主動區域，且填入該狹縫。