TW201430903A - 半導體元件的製作方法 - Google Patents

Abstract

一種半導體元件的製作方法，包含有以下步驟：首先，提供一基底，接著利用一第一光罩對該基底進行一第一微影蝕刻步驟，其中該第一光罩上包含有至少一元件圖案以及複數個虛設圖案，以於該基底上形成至少一元件結構以及複數個補償結構，然後覆蓋一光阻層於該元件結構以及各該虛置結構上，再利用一第二光罩進行一第二微影蝕刻步驟，移除各該虛置結構。

Description

半導體元件的製作方法

本發明係有關半導體製程領域，尤其是一種降低光罩上圖案密度差異的方法。

在半導體製程上，為了將積體電路(integrated circuits)的圖案順利地轉移到半導體晶片上，必須先將該電路圖案設計形成一光罩圖案，之後再將該光罩圖案以一定的比例自光罩表面轉移到該半導體晶片上。

然而隨著積體電路的圖案被設計得越來越小，以及受到曝光機台(optical exposure tool)之解析度極限(resolution limit)的影響，在對這些高密度排列的光罩圖案進行曝光製程以進行圖案轉移時，便很容易產生光學接近效應(optical proximity effect,OPE)。例如直角轉角圓形化(right-angled corner rounded)、直線末端緊縮(line end shortened)以及直線線寬增加/縮減(line width increase/decrease)等都是常見的光學接近效應所導致的光罩圖案轉移缺陷。

因此，為了避免上述光學接近效應造成光罩圖案轉移失真，而無法將電路圖案正確地轉移至半導體晶片上，現行之半導體製程均是先利用一電腦系統來對該電路圖案進行一光學接近修正(optical proximity correction,OPC)，以消除光學接近效 應，然後再依據修正過的電路圖案來製作一光罩圖案，形成於一光罩上。

由於習知光學接近修正方法僅藉由一個光學接近修正模式(OPC model)來對整體電路圖案進行修正，並沒有考慮光罩之局部區域之圖案密度不均所造成的曝光偏差。此外，隨著半導體整合元件(system on chip,SOC)趨勢的發展，許多不同種類之半導體元件(例如：記憶體、邏輯電路、輸入/輸出、中央微處理器等等)往往被整合形成於同一晶片上，以大幅降低成本並提高處理速度，所以該晶片局部區域之電路圖案密度有相當大的差異，因此習知之光學接近修正方法並不適用。

習知的半導體元件進行微影蝕刻(主要包含曝光、顯影與蝕刻步驟)時，可能因光罩上不同區域間的圖案密度差異較大，而影響形成的半導體元件之品質。

本發明提供一種半導體元件的製作方法，包含有以下步驟：首先，提供一基底，接著利用一第一光罩對該基底進行一第一微影蝕刻步驟，其中該第一光罩上包含有一元件圖案以及複數個虛設圖案，以於該基底上形成一元件結構以及複數個補償結構，然後覆蓋一光阻層於該元件結構以及各該虛置結構上，再利用一第二光罩進行一第二微影蝕刻步驟，移除各該虛置結構。

本發明另一種半導體元件的製作方法，包含以下步驟：首先，提供一基底，接著利用一第一光罩對該基底進行一第一微影蝕刻步驟，並於該基底上形成一元件結構，然後覆蓋一光 阻層於該元件結構上，再利用一第二光罩進行一第二微影蝕刻步驟，移除部分該元件結構。

本發明提供的半導體元件製作方法，其特徵在於，光罩上包含有複數個虛設圖案分佈在元件圖案旁，可以有效降低光罩圖案上的圖案密度差異，此外，在第二次的蝕刻步驟時，將複數個補償結構移除並且修飾元件結構的邊界，提升半導體元件的品質。

1‧‧‧佈局圖案

2‧‧‧圖案

2A‧‧‧圖案

2B‧‧‧圖案

3‧‧‧孤立區

4‧‧‧密集區

10‧‧‧第一光罩

12‧‧‧元件圖案

12A‧‧‧元件圖案

12B‧‧‧元件圖案

14‧‧‧虛設圖案

20‧‧‧第二光罩

22‧‧‧元件圖案

22A‧‧‧元件圖案

22B‧‧‧元件圖案

24‧‧‧不顯像虛設圖案

29‧‧‧矽覆絕緣基底

30‧‧‧基底

31‧‧‧蝕刻停止層

32‧‧‧元件結構

32A‧‧‧元件結構

32B‧‧‧元件結構

33‧‧‧矽晶層

34‧‧‧補償結構

40‧‧‧第一光阻層

42‧‧‧第二光阻層

52‧‧‧第一蝕刻步驟

54‧‧‧第二蝕刻步驟

第1圖繪示本發明第一較佳實施例中提供的佈局圖案上視示意圖。

第2圖繪示本發明第一較佳實施例的第一光罩上視示意圖。

第3圖繪示本發明第一較佳實施例的第二光罩上視示意圖。

第4~9圖繪示本發明製作半導體元件的結構剖面示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

第1圖繪示本發明第一較佳實施例的佈局圖案上視示意圖。如第1圖所示，提供一佈局圖案1，佈局圖案1包含有複數個圖案2、2A與2B，其中圖案2位於圖案密度較低的孤立區(isolated region)3內，而圖案2A與2B位於圖案密度較高的密集區(dense region)4內。此處的圖案2、2A與2B為後續製程中，預計形成於一基底或是一薄膜層上的圖型。

由於孤立區3與密集區4兩邊的圖案密度差異較大，若僅使用同一塊光罩進行曝光，將可能影響曝光顯影後的圖案品質。因此本發明先利用一電腦系統來對預定形成的佈局圖案1進行分析，將之拆分成兩組不同的圖案，分別為第一佈局圖案與第二佈局圖案，接著再將第一佈局圖案輸出至一第一光罩，將第二佈局圖案輸出至一第二光罩，依序對兩塊不同光罩進行曝光、顯影與蝕刻的步驟，以於一基底或是薄膜層上形成佈局圖案1。

第2圖繪示本發明第一較佳實施例的第一光罩上視示意圖，第3圖繪示本發明第一較佳實施例的第二光罩上視示意圖。如第2圖~第3圖所示，本發明將第一佈局圖案與第二佈局圖案分別輸出至第一光罩10與第二光罩20上，其中第一光罩10上包含有至少一元件圖案12、元件圖案12A、元件圖案12B以及複數個虛設圖案(dummy pattern)14，第二光罩20上包含有至少一元件圖案22、元件圖案22A、元件圖案22B以及複數個不顯像虛設圖案(nonprintable dummy pattern)24，其中較佳是有不顯像虛設圖案24，但為選擇性的。在後續的步驟中，會依序對第一光罩10與第二光罩20上進行一微影蝕刻步驟，將其上方的部分圖案依序轉移到一基底(圖未示)上。

更詳細說明，第一光罩10上的元件圖案12、12A與12B例 如為半導體元件中的電路圖案、電晶體圖案或是其他重要元件的圖案。其位置分別對應到佈局圖案1上的圖案2、2A與2B。經由曝光與顯影的步驟，可將第一光罩10上的元件圖案12~12B轉移至一塗佈於基底上的光阻層(圖未示)上，接著利用一蝕刻步驟，將光阻上的圖案再轉移至一薄膜層(圖未示)或基底中。然而，利用微影製程製作半導體元件時，因佈局圖案不同，可能會造成光罩上某些區域的圖案過於密集，圖案密度較高，而另有些區域圖案密度較低，不同區域的圖案密度差異，將容易影響曝光步驟以及後續蝕刻步驟的品質。以本實施例為例，元件圖案12即位於孤立區(isolated region)3內，而元件圖案12A與元件圖案12B位於密集區(dense region)4內。為解決上述問題，本發明的第一光罩10的孤立區3除了包含有至少一元件圖案12外，更包含有複數個虛設圖案14，其中虛設圖案14可以呈現長條狀或其他形狀環繞於元件圖案12四周(未顯示)，亦可以形成並散佈於孤立區3內元件圖案12以外之空白區域。各虛設圖案14係用來降低該第一光罩10上孤立區3與密集區4之圖案密度(pattern density)的差異性，以修正該第一光罩10於該圖案轉移時之光學接近效應。

值得注意的是，由於元件圖案12與各虛設圖案14的長度與寬度都大於一最小曝光極值，因此在本實施例中，第一光罩10上的元件圖案12、12A、12B與各虛設圖案14，都會在後續的微影蝕刻製程中，轉移到基底上。而第二光罩20上卻只有元件圖案22、22A與22B會轉移到基底上，因不顯像虛設圖案24的長度或是寬度小於最小曝光極值，因此不顯像虛設圖案24在後續步驟將不會轉移到基底上，但是不顯像虛設圖案24仍可達到降低第二光罩20上圖案密度差異的功能。其中該最小曝光極值為正常狀況下，一圖案能曝光成功所允許的最小寬度，也就是說，若一圖案的長度或是寬度小於該最小曝光極值，則經過曝光與顯影步驟後，該圖案將無法順利轉移到光阻上。此外，本實施例中第一光罩 10上的元件圖案12、12A與12B其位置分別對應第二光罩20上的元件圖案22、22A與22B，而第一光罩10上的補償圖案14其位置可自由選擇性對應第二光罩20上的不顯像虛設圖案24。值得注意的是，第一光罩10上的補償圖案14其位置不可對應到第二光罩20上的元件圖案22、22A或22B，否則在後續製程中，補償圖案14所形成於基底上的結構將不會被移除。

進一步說明，請參考第4~9圖，第4~9圖繪示本發明製作半導體元件的結構剖面示意圖，如第4圖所示，首先，提供一基底，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、塊狀矽基底(bulk silicon substrate)或碳化矽基底(silicon carbide substrate)等，本發明之一較佳實施例係以一矽覆絕緣(silicon on insulator,SOI)基底29為例，其中該矽覆絕緣基底29包含有一基底30、一絕緣層(insulation layer)31位於基底30之上，以及一矽晶層(silicon layer)33位於絕緣層31之上，且矽覆絕緣基底29上覆蓋有一第一光阻層40。接著提供第1圖所示的第一光罩10準備來進行第一微影蝕刻步驟，因此如第4圖所示，基底30與第一光阻層40上方設置有一第一光罩10，且第一光罩10包含有元件圖案12、12A、12B與複數個虛設圖案14。其中元件圖案12與各虛設圖案14位於孤立區3內，而元件圖案12A與元件圖案12B位於密集區4內。

接著如第5圖所示，利用第一光罩10進行一第一微影蝕刻步驟，其中該第一微影蝕刻步驟至少包含有依序進行曝光、顯影與蝕刻步驟。亦即先進行曝光與顯影步驟後，將第一光阻層 40圖案化，且圖案化第一光阻層40上的各圖案對應於各元件圖案12、12A、12B與各虛設圖案14。接著繼續進行蝕刻步驟，如第6圖所示，進行一第一蝕刻步驟52，將圖案化第一光阻層40的圖案轉移至下方的矽晶層33之中，以於基底30中形成至少一元件結構32、32A、32B與複數個補償結構34。

如第7圖所示，再次形成一第二光阻層42覆蓋元件結構32、32A、32B與各補償結構34，值得注意的是，本實施例中第二光阻層42係直接接觸元件結構32與各補償結構34，也就是說，在第二光阻層42與元件結構32、補償結構34之間，未形成其他層結構。

如第8圖所示，利用第二光罩20來進行一第二微影蝕刻步驟，第二微影蝕刻步驟同樣至少包含有依序進行曝光、顯影與蝕刻步驟。其中第二光罩20上面包含有元件圖案22、22A與22B與複數個不顯像虛設圖案24，其中元件圖案22與各不顯像虛設圖案24位於孤立區3內，而元件圖案22A與元件圖案22B位於密集區4內。經過曝光與顯影步驟後，將第二光阻層42圖案化。值得注意的是，由於不顯像虛設圖案24的長度或是寬度比起最小曝光極值更小，所以該些圖案在此曝光顯影過程中，將不會轉移到第二光阻層42中，僅有大於最小曝光極值的元件圖案22、22A與22B會轉移到第二光阻層42上。是以，不顯像虛設圖案24的存在，只是用來降低第二光罩20上的圖案密度差異，不會在顯影後產生額外且不必要的圖案。此外，由第8圖可明顯觀之，在本發明之一較佳實施例中，第二光罩20上的元件圖案22不但係對應第一光罩10之元件圖案12的位置，而且元 件圖案22至少需略大於元件圖案12的尺寸以及對準(alignment)的偏移量，以使經過曝光與顯影步驟後的圖案化第二光阻層42(由元件圖案22得之)仍能完全覆蓋元件結構32(由元件圖案12得之)。

最後如第9圖所示，利用圖案化後的第二光阻層42當作遮罩層，進行一第二蝕刻步驟54，移除未受到第二光阻層42保護的結構，最後再移除剩餘的第二光阻層42。以本實施例說明，也就是元件結構32、32A與32B會被留下，而各補償結構34會被移除。但不限於此，亦可依據實際製作需求，而有部分的元件結構32被移除，甚或是部分補償結構34被留下。

另外，為了進一步修飾元件結構的邊界，例如消除圓角化的邊緣，使其邊緣接近直角，本發明另提出一實施例，其步驟與本發明第一較佳實施例大致相同，請參考第4圖至第9圖中所形成的元件結構32A，利用與第一較佳實施例相同的製程步驟，於矽覆絕緣基底29中形成至少一元件結構32A，並可選擇性同時形成複數個補償結構於元件結構32A旁(圖未示)，再利用一第二光罩20將各該補償結構移除，值得注意的是，由於第二光罩20上元件圖案22A的中間寬度小於第一光罩10上元件圖案12A，因此覆蓋於元件結構32A上的圖案化第二光阻層42，其寬度也小於元件結構32A，導致在第二蝕刻步驟54時，會有部分的元件結構32A被移除，尤其是針對圓角化的邊緣進行修飾，如此可使得形成的半導體元件品質更佳。

在本發明的另一實施例中，第二次微影蝕刻步驟除了 修飾元件結構的邊緣之外，還可依據實際半導體元件的線路佈局需求，切割線路圖形，請參考第4~9圖中所形成的元件結構32B，並一併參考第1~3圖，第2圖中的元件圖案12B為一框型圖案，因此會在第一次微影蝕刻製程後，於矽覆絕緣基底29上形成一框型的元件結構，但第3圖中的第二光罩20上，與元件圖案12B位置對應的元件圖案22B並沒有與之完全重疊，因此最後存在於矽覆絕緣基底29上的元件結構如第9圖中的元件結構32B所示(並同時參考第1圖中的圖案2B)，為兩條分開的長條型結構，換句話說，第1圖中的圖案2B是第2圖中的元件圖案12B與第3圖中的元件圖案22B重疊部分。當然，本發明不限於此，可依照實際製作需求，自由改變兩片光罩上的線路佈局。

上述第一蝕刻步驟52與第二蝕刻步驟54不限於使用乾式蝕刻或濕式蝕刻，以蝕刻矽晶層33為例，乾蝕刻條件例如為CF₄、O₂與Ar，濕蝕刻條件可以是稀釋氫氟酸等，較佳為一非等向性(anisotropic)蝕刻，以保護位於光阻層下方的元件結構。此外，上述各實施例中，除了以兩個不同光罩依序進行微影蝕刻步驟，來達到光學鄰近修正(optical proximity correction,OPC)的目的外，更可選擇性對元件圖案12~12B、元件圖案22~22B、虛設圖案14與不顯像虛設圖案24進行其他合適的光學鄰近修正。

另外，上述實施例中所用的光阻主要以正型光阻為例，也就是說進行曝光步驟後，受到光線照射的部分光阻將會在顯影步驟中被移除，而不受到光線照射的部分光阻則留下，成為轉移至光阻上的圖案。當然，本發明也可使用負型光阻，負型光阻的特性與正型光阻相反，也 就是說光線穿透過透明區域或是空洞後，被照射的光阻將會在顯影步驟中被留下，而其餘不受到光線照射部分則被移除。本實施例中光阻選用正型光阻，其較常使用於現今的先進曝光製程。

綜上所述，本發明提供的半導體元件製作方法，光罩上包含有複數個虛設圖案分佈在元件圖案旁，可以有效降低光罩圖案上的圖案密度差異，此外，在第二次的蝕刻步驟時，將複數個補償結構移除並且修飾元件結構的邊界，提升半導體元件的品質。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧佈局圖案

2‧‧‧圖案

2A‧‧‧圖案

2B‧‧‧圖案

3‧‧‧孤立區

4‧‧‧密集區

Claims (17)

1. 一種半導體元件的製作方法，包含有：提供一基底；利用一第一光罩對該基底進行一第一微影蝕刻步驟，其中該第一光罩上包含有至少一元件圖案以及複數個虛設圖案(dummy pattern)，於該基底上形成至少一元件結構以及複數個補償結構；覆蓋一光阻層於該元件結構以及各該虛置結構上；利用一第二光罩進行一第二微影蝕刻步驟，移除各該虛置結構。
2. 如申請專利範圍第1項的製作方法，其中該光阻層與直接接觸各該元件結構以及各該虛設結構。
3. 如申請專利範圍第1項的製作方法，其中該元件結構是由該元件圖案經該第一微影蝕刻步驟後所形成。
4. 如申請專利範圍第1項的製作方法，其中該補償結構是由該虛設圖案經該第一微影蝕刻步驟後所形成。
5. 如申請專利範圍第1項的製作方法，其中該第二微影蝕刻步驟更移除部分該元件結構。
6. 如申請專利範圍第1項的製作方法，其中該第二光罩上更包含有複數個不顯像虛設圖案(nonprintable dummy pattern)，且各該不顯像虛設圖案不會隨著該第二微影蝕刻步驟而被轉移至該光阻層中。
7. 如申請專利範圍第6項的製作方法，其中各該不顯像虛設圖案的位置分別 對應各該補償結構。
8. 如申請專利範圍第6項的製作方法，其中各該不顯像虛設圖案之寬度均小於一最小曝光極值(critical dimension)。
9. 如申請專利範圍第1項之製作方法，其中該複數個虛設圖案係用來降低該第一光罩圖案之圖案密度(pattern density)的差異性。
10. 一種半導體元件的製作方法，包含有：提供一基底；利用一第一光罩對該基底進行一第一微影蝕刻步驟，並於該基底上形成一元件結構；覆蓋一光阻層於該元件結構上；利用一第二光罩進行一第二微影蝕刻步驟，移除部分該元件結構。
11. 如申請專利範圍第10項的製作方法，其中該第一光罩上更包含有複數個虛設圖案。
12. 如申請專利範圍第11項的製作方法，其中更包括經由該第一微影蝕刻步驟，將各該虛設圖案轉移形成複數個補償結構於該基底上。
13. 如申請專利範圍第12項的製作方法，其中該光阻層直接接觸各該元件結構以及各該補償結構。
14. 如申請專利範圍第12項的製作方法，其中該第二微影蝕刻步驟移除各該補償結構。
15. 如申請專利範圍第10項的製作方法，其中該第二光罩上更包含有複數個不顯像虛設圖案(nonprintable dummy pattern)，且各該不顯像虛設圖案不會隨著該第二微影蝕刻步驟而被轉移至該光阻層中。
16. 如申請專利範圍第15項的製作方法，其中各該不顯像虛設圖案的位置分別對應各該補償結構。
17. 如申請專利範圍第15項的製作方法，其中各該不顯像虛設圖案之寬度小均於一最小曝光極值。